半導體存儲器裝置及其制造方法
【技術領域】
[0001] 本發明設及半導體存儲器裝置。
【背景技術】
[0002] 取EEPROM(電可擦寫可編程只讀存儲器）為例來說明W往的半導體存儲器裝置。 圖8是W往的邸PROM的概念圖，是專利文獻1所揭示的一般性構造。圖8的（A)為俯視圖， 圖8的做為沿（A)中的線段A-A'的剖視圖，圖8的似為立體圖。
[0003] 該半導體存儲器裝置由存儲器主體部02和選擇存儲器主體部02的選擇柵晶體管 部01構成。在存儲器主體部02中存在被稱為浮柵12的積蓄電荷的電極，存儲器的狀態根 據電荷量發生變化。該里，當在該浮柵12中積蓄電子時，存儲器主體部02成為增強型而定 義為"1"狀態，當在該浮柵12中積蓄空穴時，存儲器主體部02成為耗盡型而定義為"0"狀 態。在向"1"狀態寫入時，對選擇柵13和控制柵11施加被稱為化P的正電壓，使漏n+區 域04、源n+區域08和襯底05成為GND(接地），將電子從溝道漏n區域06經由溝道氧化 膜07注入浮柵12。在向"0"狀態寫入時，對選擇柵13和漏n+區域04施加化P，使控制柵 11和襯底05成為GND，使源n+區域08浮置，將空穴從溝道漏n區域06經由溝道氧化膜07 注入浮柵12。
[0004] 寫入時的化P需要使電荷穿過溝道氧化膜07的程度的電壓，一般來說，對于100A 的溝道氧化膜厚，化P需要是15~20V。由于該化P是在升壓電路中產生的，因此，從升壓 電路至存儲器主體部02為止的全部器件的耐壓必須是化PW上。由于該耐壓限制妨礙了 W巧片尺寸縮小為目的的器件尺寸的縮小，因此要求降低化P的電壓。
[0005] 但是，如果單純地實施化P的低電壓化，則無法充分地進行對于存儲器功能很重 要的相對于浮柵的電荷注入。因此，一般采取的方法是使溝道氧化膜07的厚度變薄從而能 夠進行充分的注入。
[0006] 專利文獻1 ;日本特開2004-71077號公報
[0007] 但是，上述溝道氧化膜07的薄膜化會招致存儲器的保持特性惡化，因此會使得存 儲器的可靠性降低。
[0008] 而且，還附加于該嚴格的權衡關系，導致從升壓電路到存儲器主體串聯存在的M0S 晶體管的無效電壓降進一步妨礙了對器件低耐壓化的要求。例如，圖8的選擇柵晶體管部 01屬于此情況。
[0009] 例如，在向"0"狀態寫入時對選擇柵13和漏n+區域04施加化P的情況下，溝道 漏n區域06的電位比GND電位的襯底05上升而成為對選擇柵晶體管部01施加背柵的狀 態，選擇柵晶體管部01的闊值Vth上升，成為Vth'。此時，由于選擇柵晶體管部01而產生 Vth'的電壓降，向溝道漏n區域06僅送達了比化P低Vth'的量的電壓（圖10)。例如，在 為了進行充分的寫入而需要對溝道漏n區域06施加15V電壓的情況下，如果Vth'= 2V，貝。 需要對漏n+區域04施加化P= 15+2 = 17V。目P，原來只要15V就能夠進行充分的寫入，但 現在必須對漏n+區域04施加比該電壓高2V的化P，必須確保無效的耐壓。為了消除該選 擇柵晶體管部01的電壓降從而使化P成為15V，只要對選擇柵13施加比化p高的電壓既 可，但由于其電壓成為化P+Vth' = 15+2 = 17V，因此，結果是需要確保17V的耐壓，必須要 確保無效的耐壓，從而難W縮小器件尺寸。
[0010] 此課題不僅限于選擇柵晶體管部01，只要在從升壓電路出口至選擇柵13之間存 在串聯連接的MOS晶體管，就在該晶體管上產生相同的課題。另外，在向"1"狀態寫入時， 只要在從升壓電路出口至控制柵11之間存在串聯連接的MOS晶體管，就也會在該晶體管上 產生相同的課題。
[0011] 從上述內容可知，造成該課題的原因是由背柵效應所引起的vth上升。一般來說， 因背柵施加所引起的vth上升的程度由夾在MOS晶體管的柵與襯底之間的柵氧化膜和半導 體的串聯電容的容量關系來決定。
[001引圖9的（A)是圖8的選擇晶體管的剖視圖（沿線段B-B'的剖視圖），圖9的炬） 是該圖（A)的等效電路。Cox是柵氧化膜電容，Csi是由耗盡層14的厚度d決定的半導體 電容。
[0013] 當使襯底05降低至GND并對選擇柵13施加電壓化P時，在柵與襯底之間產生化P 的電位差，化P被Cox和Csi分壓，化P=Vox+Vsi成立。該里，Vox和Vsi是分別對Cox和 Csi施加的電壓。該里，Vox越大，Vth上升的程度越大。
[0014] 由于Vox= (Csi7(Cox+Cs;L))化P，因此，Cox越小且Csi越大，貝IjVth上升的程度 越大，上述課題變得更為嚴重。目P，增大Cox、減小Csi的措施與上述課題的解決相關聯。為 了增大Cox,只要使柵氧化膜03的厚度變薄既可，但在耐壓的關系上存在極限。另一方面， 為了減小Csi,只要延長溝道形成時的耗盡層14的寬度d既可，但為此需要使半導體襯底的 雜質濃度變稀，而且由于要兼顧M0S晶體管的泄漏，因此還是存在極限。
[0015] 該樣，由于各種限制，很難通過降低器件的耐壓來實現巧片尺寸的縮小。
【發明內容】
[0016] 第1方案
[0017]半導體存儲器裝置的特征在于，該半導體存儲器裝置由存儲器晶體管部和選擇晶 體管部構成，該存儲器晶體管部由下述部分構成：第2導電型的源區域，其形成于第1導電 型的半導體襯底的表層上；第2導電型的溝道漏區域，其與所述源區域分離地形成；浮柵， 其隔著包含溝道絕緣膜的柵氧化膜形成在所述源區域與所述溝道漏區域之間的所述半導 體襯底上；W及控制柵，其隔著絕緣膜形成在所述浮柵上，該選擇晶體管部具有：翼片型的 第1導電型的單晶半導體薄膜，其形成于所述半導體襯底；第2導電型的漏區域，其形成于 所述單晶半導體薄膜的表層上；W及選擇柵，其隔著選擇柵氧化膜形成于所述漏區域與所 述溝道漏區域之間的所述單晶半導體薄膜的上表面和側面。
[001引第2方案
[0019]在方案1的半導體存儲器裝置中，特征在于，所述存儲器晶體管部由下述部分構 成；翼片型的第1導電型的單晶半導體薄膜，其形成于第1導電型的半導體襯底；第2導電 型的源區域，其形成于所述單晶半導體薄膜的表層；第2導電型的溝道漏區域，其與所述源 區域分離地形成；浮柵，其隔著包含溝道絕緣膜的柵氧化膜形成在所述源區域與所述溝道 漏區域之間的所述單晶半導體薄膜上；W及控制柵，其隔著絕緣膜形成在所述浮柵之上。
[0020] 第3方案
[0021] 方案1或方案2所述的半導體存儲器裝置的特征在于，所述選擇柵的覆蓋所述單 晶半導體薄膜的上表面的部分向所述漏區域方向延伸而形成檐部，在所述檐部的下方的單 晶半導體薄膜的表層上形成有濃度比所述漏區域低的區域。
[00巧第4方案
[0023] 方案1或方案2所述的半導體存儲器裝置的特征在于，在形成有STI凹部的半導 體襯底中，在除了一部分區域外的所述STI凹部內埋入STI內部氧化膜，在所述一部分區域 的所述STI凹部中設置有所述選擇柵的覆蓋所述單晶半導體薄膜的側面的部分，在所述選 擇柵晶體管的溝道長度方向上，所述STI內部氧化膜與所述選擇柵分離。
[0024] 第5方案
[0025] 方案4所述的半導體存儲器裝置的特征在于，在形成于所述STI凹部側壁上的選 擇柵氧化膜與所述選擇柵分離的部分處露出的第2漏區域形成得比所述漏區域深。
[0026] 第6方案
[0027] 方案2所述的半導體存儲器裝置的特征在于，所述選擇柵和所述浮柵的覆蓋所述 單晶半導體薄膜的上表面的部分沿著所述選擇柵晶體管和所述存儲器晶體管的溝道長度 方向延伸而形成檐部，在所述檐部的下方的單晶半導體薄膜的表層上形成有濃度比所述漏 區域和所述源區域低的區域。
[00測第7方案
[0029] 方案2所述的半導體存儲器裝置的特征在于，在形成有STI凹部的半導體襯底中， 在除了一部分區域外的所述STI凹部內埋入STI內部氧化膜，在所述一部分區域的所述STI 凹部中設置有所述選擇柵和所述浮柵的覆蓋所述單晶半導體薄膜的側面的部分，在所述選 擇柵晶體管和所述存儲器晶體管的溝道長度方向上，所述STI內部氧化膜與所述選擇柵和 所述浮柵分離。
[0030] 第8方案
[0031] 方案7所述的半導體存儲器裝置的特征在于，在形成于所述STI凹部側壁上的選 擇柵氧化膜與所述選擇柵分離的部分處露出的第2漏區域及源區域形成得比所述漏區域 及源區域深。
[00對第9方案
[0033] 方案1至8中的任意一項所述的半導體存儲器裝置的特征在于，所述選擇柵由下 方選擇柵和與所述下方選擇柵電連接的上方選擇柵構成。
[0034] 第10方案
[00