Mos晶體管的制作方法
【技術領域】
[0001] 本發明涉及半導體制造技術領域，尤其涉及一種M0S晶體管的制作方法。
【背景技術】
[0002] 隨著集成電路制造技術的不斷發展，M0S晶體管的特征尺寸也越來越小，為了降低 M0S晶體管柵極的寄生電容，提高器件速度，高K柵介電層與金屬柵極的柵極疊層結構被引 入到M0S晶體管中。為了避免金屬柵極的金屬材料對晶體管其他結構的影響，所述金屬柵 極和高K柵介電層的柵極疊層結構通常采用"后柵（gatelast)"工藝制作。
[0003] 現有技術在制作上述柵極疊層結構時，為了提高M0S晶體管的性能和可靠性，會 在形成高K柵介電層之后且在形成金屬柵極之前，通過離子注入的方式或者等離子體慘雜 的方式對高K柵介電層進行慘氮處理。
[0004] 制作M0S晶體管時，具體可W包括W下步驟：
[0005] 參考圖1所示，在半導體襯底10上形成氧化娃材料的界面層（interhcelayer, IL)20,其厚度為3A~10A;
[0006] 參考圖2所不，在界面層20上形成局K柵介電層30 ;
[0007] 參考圖3所示，對高K柵介電層30進行慘氮處理；
[0008] 參考圖4所示，在慘氮處理后的高K柵介電層30上形成金屬柵極40。
[0009] 經過對采用上述方法形成的半導體器件進行檢測發現，上述慘氮處理大大降低了 M0S晶體管溝道的流動性，且產生了偏壓溫度不穩定性（biastemperatureinstability, BTI)的問題，最終影響了MOS晶體管的性能。
[0010] 此外，當采用"前柵（gatefirst)"工藝時，其同樣存在上述問題。
【發明內容】
[0011] 本發明解決的問題是提供一種M0S晶體管的制作方法，可W提高溝道的流動性， 且避免產生BTI問題。
[0012] 為解決上述問題，本發明提供一種M0S晶體管的制作方法，包括：
[0013] 提供半導體襯底；
[0014] 在所述半導體襯底上形成高K柵介電層，所述高K柵介電層的初始厚度大于目標 厚度；
[0015] 對所述高K柵介電層進行慘氮處理；
[0016] 對慘氮處理后的所述高K柵介電層進行減薄處理W使剩余的所述高K柵介電層的 厚度等于所述目標厚度；
[0017] 在減薄后的所述高K柵介電層上形成金屬柵極。
[0018] 可選的，所述初始厚度大于或等于30A，所述目標厚度小于或等于20A。
[001引可選的，所述初始厚度范圍包括30A~100A，所述目標厚度范圍包括 10A~20A。
[0020] 可選的，所述MOS晶體管的制作方法還包括；在形成所述高K柵介電層之前，在所 述半導體襯底上形成界面層。
[0021] 可選的，所述界面層的材料為氧化娃或氮氧化娃，所述界面層的厚度范圍包括 3A~loA。
[0022] 可選的，所述MOS晶體管的制作方法還包括；在形成所述高K柵介電層之前，對所 述界面層進行等離子體處理或化學處理W形成氨氧根富集的表面。
[0023] 可連的，所述M0S晶體管的制作方法還包括；在進行所述慘氮處理之后且在進行 所述減薄處理之前，對所述高K柵介電層進行退火處理。
[0024] 可選的，所述退火處理的溫度范圍為40(TC~800。時間為Is~120s;或者，所 述退火處理的溫度范圍為80(TC~llOOC，時間為200ms~2yS。
[00巧]可選的，所述慘氮處理為氮離子注入處理，注入能量為200ev~1500ev，注入劑量 為lE14/cm2 ~lE17/cm2。
[0026] 可選的，所述慘氮處理為氮等離子體慘雜處理，功率為30w~3000W。
[0027] 可選的，所述減薄處理包括干法刻蝕、濕法刻蝕或者兩種的結合。
[0028] 與現有技術相比，本發明的技術方案具有W下優點：
[0029] 本發明的技術方案使半導體襯底上形成的高K柵介電層的初始厚度大于目標厚 度，由于增大了高K柵介電層的厚度，后續在對高K柵介電層進行慘氮處理時，氮元素僅會 進入高K柵介電層中，而不會滲透入高K柵介電層下方的其它材料層中，在慘氮處理之后通 過減薄處理就可W使高K柵介電層的厚度等于目標厚度W滿足器件要求，從而可W避免慘 氮處理對高K柵介電層下方其它層的影響，最終提高了M0S晶體管溝道的流動性，且避免了 BTI問題的產生，保證了M0S晶體管的性能可靠。
【附圖說明】
[0030] 圖1至圖4是現有技術中M0S晶體管的制作方法各步驟對應的結構示意圖；
[0031] 圖5是本發明實施例提供的M0S晶體管的制作方法的流程示意圖；
[0032] 圖6至圖11是本發明實施例提供的M0S晶體管的制作方法各步驟對應的結構示 意圖。
【具體實施方式】
[0033] 正如【背景技術】部分所述，現有技術在制作包括高K柵介電層和金屬柵極的M0S晶 體管時，對高K柵介電層的慘氮處理會降低溝道流動性，引起BTI問題。
[0034] 經過檢測分析發現，參考圖3所示，在對高K柵介電層30進行慘氮處理時，由于高 K柵介電層30非常薄且密度較小，氮元素（圖3中W圓點表示)不僅會進入高K柵介電層30 中，還會同時滲透入其下方的界面層20中，甚至會滲透入界面層20與半導體襯底10之間 的界面中。由于高K柵介電層30的厚度不大，且慘氮處理中采用的能量本來就比較低，即 使通過調整慘氮處理的工藝參數，也很難避免氮元素的向下滲透。
[00巧]此外，在省略界面層20的情況下，慘雜處理中的氮元素還是會進入半導體襯底10 中，最終仍會影響溝道的流動性，且會引起BTI問題。
[0036] 針對上述問題，本發明提供了一種MOS晶體管的制作方法，其增大了高K柵介電層 的初始厚度，從而在維持慘氮處理的工藝參數基本不變的前提下，慘氮處理中的氮元素的 滲透仍然是在高K柵介電層中進行，從而就可W避免慘氮處理對高K柵介電層下方其它層 的影響，在慘氮處理后再對高K柵介電層進行減薄處理W使高K柵介電層的厚度等于目標 厚度即可，最終就可W提高溝道的流動性，且避免了BTI問題的產生。
[0037] 為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明 的具體實施例做詳細的說明。
[0038] 參考圖5所示，本發明實施例提供了一種M0S晶體管的制作方法，包括W下步驟： [003引步驟S1，提供半導體襯底；
[0040] 步驟S2,在所述半導體襯底上形成界面層；
[0041] 步驟S3,在所述界面層上形成高K柵介電層，所述高K柵介電層的初始厚度大于目 標厚度；
[0042] 步驟S4,對所述高K柵介電層進行慘氮處理；
[0043] 步驟S5,對慘氮處理后的所述高K柵介電層進行退火處理；
[0044] 步驟S6,對退火處理后的所述高K柵介電層進行減薄處理W使所述高K柵介電層 的厚度等于目標厚度；
[0045] 步驟S7,在減薄后的所述高K柵介電層上形成金屬柵極。
[0046] 本實施例在進行慘氮處理之前增大高K柵介電層的厚度，在進行慘氮處理之后通 過減薄處理使高K柵介電層的厚度等于目標厚度，從而可W避免慘氮處理中的氮元素進入 高K柵介電層之外的其它材料層，最終可W提高溝道的流動性，避免產生BTI問題。
[0047]為了簡單起見，本實施例省略了依次在半導體襯底上形成偽柵結構、在所述偽柵 結構兩側的半導體襯底中形成源區和漏區、去除所述偽柵結構等步驟，而僅是描述了后柵 工藝中去除所述偽柵結構之后形成金屬柵結構的過程，所述偽柵結構可W包括偽柵介電層 和偽柵，所述金屬柵結構包括高K柵介電層和金屬柵極。
[0048] 需要說明的是，在本發明的其它實施例中，還可W在形成偽柵之前先形成減薄的 高K柵介電層，從而省略偽柵介電層，然后在所述偽柵兩側的半導體襯底中形成源區和漏 區，接著去除所述偽柵后直接在減薄的高K柵介電層上形成金屬柵極，其不限制本發明的 保護范圍。
[0049] 本實施例方法既適用于后柵工藝，也適用于前柵工藝，其不限制本發明的保護范 圍。
[0050] 參考圖6所示，提供半導體襯底100,并在半導體襯底100上形成界面層200。
[0051] 所述半導體襯底100可W是單晶、多晶或非晶結構的娃或娃錯，也可W是絕緣體 上娃（SOI)，還可W包括其它的材料(例如神化嫁等H五族化合物)。
[0052] 由于半導體襯底100暴露在空氣中時，會在半導體襯底100的表面形成天然氧化 物（nativeoxide),因此在形成界面層200之前，可W對半導體襯底100進行清洗處理，W 去除所述天然氧化物。
[0053] 所述界面層200的材料可W為氧化娃或