無需光刻膠的帶電粒子束圖案化的制作方法
【專利說明】無需光刻膠的帶電粒子束圖案化
[0001]相關申請的交叉引用
[0002]本申請要求于2014年I月31日提交的、標題為“Charged-Particle-BeamPatterning Without Resist”的美國臨時申請第61/934，418號的權益，該申請結合于此作為參考。
技術領域
[0003]本發明總體涉及集成電路領域，更具體地，涉及集成電路的圖案化。
【背景技術】
[0004]諸如離子或電子投影光刻的帶電粒子光刻具有分辨率非常高的圖案化。離子束光刻使用具有能量的輕量級離子的聚焦束或寬束以用于將圖案轉印至表面。使用離子束光刻(IBL)，納米級部件可以轉印至非平坦表面上。
[0005]在傳統的帶電粒子(例如，電子以及氦離子(He+)、氖離子(Ne+)和鎵離子(Ga+))光刻中，基本工藝機制包括在正性光刻膠中使用鍵解離或者在負性光刻膠中使用鍵結合以及當使光刻膠顯影時曝光和未曝光的區域的產物之間的溶解速率差。這限制了光刻膠材料的選擇，該光刻膠材料主要為聚合物基有機材料。
【發明內容】
[0006]根據本發明的一個方面，提供了一種制造集成電路的工藝，包括:提供襯底；通過原子層沉積和分子層沉積的一種在襯底上形成硬掩模；以及將硬掩模暴露于來自一種或多種帶電粒子束的帶電粒子以在硬掩模中圖案化間隙。
[0007]優選地，通過濺射來圖案化硬掩模中的間隙，濺射利用帶電粒子的能量。
[0008]優選地，該工藝還包括:將硬掩模暴露于前體氣體，前體氣體和帶電粒子在硬掩模中蝕刻間隙。
[0009]優選地，前體氣體是XeF2、SF6、氯化亞硝酰(NOCl)、氯氣(Cl2)、三氟化氯(ClF3)、氧氣(O2)、水(H2O)、空氣和它們的組合中的一種。
[0010]優選地，帶電粒子是氦、氖、氬、娃、鈹、金和鎵中的一種。
[0011]優選地，硬掩模的厚度小于約5納米。
[0012]優選地，一種或多種帶電粒子束的束徑小于約I納米。
[0013]根據本發明的另一方面，提供了一種制造集成電路的工藝，包括:提供襯底；通過原子層沉積和分子層沉積的一種在襯底上形成硬掩模；以及將一種或多種帶電粒子束引向硬掩模以圖案化硬掩模。
[0014]優選地，通過濺射來圖案化硬掩模，濺射利用帶電粒子束中的圖案化粒子的能量。
[0015]優選地，該工藝還包括:將硬掩模的表面暴露于前體氣體，通過蝕刻來圖案化硬掩模。
[0016]優選地，前體氣體是XeF2、SF6、氯化亞硝酰(NOCl)、氯氣(Cl2)、三氟化氯(ClF3)、氧氣(O2)、水(H2O)、空氣和它們的組合中的一種。
[0017]優選地，一種或多種帶電粒子束包括氦、氖、氬、硅、鈹、金或鎵。
[0018]優選地，一種或多種帶電粒子束的束徑小于約I納米。
[0019]優選地，硬掩模的厚度小于約5納米。
[0020]優選地，該工藝還包括:使前體氣體在硬掩模的整個表面上方流動，一種或多種帶電粒子束和前體氣體在硬掩模上形成一個或多個結構。
[0021]根據本發明的又一方面，提供了一種制造集成電路的工藝，包括:提供襯底；通過原子層沉積和分子層沉積的一種在襯底上形成硬掩模；使前體氣體在硬掩模的整個表面上方流動；以及將硬掩模的一部分暴露于載有帶電粒子的一種或多種帶電粒子束，帶電粒子圖案化硬掩模。
[0022]優選地，帶電粒子是氦、氖、氬、硅、鈹、金和鎵中的一種。
[0023]優選地，該流動和該暴露蝕刻硬掩模。
[0024]優選地，帶電粒子和前體氣體在硬掩模上沉積結構。
[0025]優選地，前體氣體包含TE0S、苯乙烯、TMCTS、萘、Al、Au、非晶碳、金剛石、Co、Cr、Cu、Fe、GaAs, GaN、Ge、Mo、Nb、N1、Os、Pd、CpPtMe3> MeCpPtMe3、含 Pt 的化合物、Rh、Ru、Re、S1、Si3N4, S1x, T1x, W和它們的組合中的一種。
【附圖說明】
[0026]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0027]圖1至圖3示出了根據一些實施例的使用直寫納米圖案化形成集成電路的方法；以及
[0028]圖4至圖5示出了根據一些實施例的使用直寫納米圖案化形成集成電路的另一方法。
[0029]圖6是根據一些實施例的用于制造集成電路的工藝。
[0030]圖7是根據一些實施例的用于制造集成電路的工藝。
[0031]圖8是根據一些實施例的用于制造集成電路的工藝。
【具體實施方式】
[0032]以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0033]集成電路(IC)的制造通常包括對半導體襯底實施各種物理和化學工藝。通常地，用于制造集成電路的各種工藝分成三類，即薄膜沉積、半導體摻雜和圖案化。
[0034]在本發明中，提供了新的納米圖案化技術。如下面將更充分解釋的，帶電粒子與通過原子層沉積(ALD)工藝或分子層沉積(MLD)工藝形成的硬掩模組合使用以當在硬掩模中形成納米間隙或在硬掩模上形成納米結構時抑制或防止硬掩模的不期望的崩塌或變形。此夕卜，本文中公開的納米圖案化技術消除了對光刻膠的需求。
[0035]記著以上所述，下面詳細地描述用于形成集成電路的新的納米圖案化方法。如下面將更充分解釋的，束載帶電粒子(beam carrying charged particle)可以用于在硬掩模中形成間隙，或者可選地，用于在硬掩模上形成結構。
[0036]在第一實施例中，帶電粒子用于蝕刻硬掩模。現在參照圖1，提供了襯底12。在實施例中，襯底12可以由諸如硅、塊狀硅(摻雜或未摻雜)、鍺、金剛石等的半導體材料制成。可選地，也可以使用化合物材料，諸如，硅鍺、碳化硅、砷化鎵、砷化銦、磷化銦、碳化硅鍺、磷砷化鎵、磷化鎵銦、它們的組合等。此外，襯底12可以是絕緣體上硅(SOI)襯底。通常，SOI襯底包括諸如外延硅、鍺、硅鍺、S01、絕緣體上硅鍺(SGOI)或它們的組合的半導體材料層。可以使用的其他襯底包括多層襯底、梯度襯底或混合取向襯底。
[0037]仍參照圖1，使用ALD或MLD工藝在襯底12上沉積硬掩模10，ALD或MLD工藝提供許多益處。例如，ALD和MLD提供極大的厚度分辨率、具有一個單層精度的精確厚度控制、共形臺階覆蓋和極好的均勻性。此外，通過施加的ALD或MLD的循環次數可以精確地確定薄膜厚度。因此，可以精確地調整間隙或溝槽的臨界尺寸(CD)。
[0038]此外，ALD和MLD允許高深寬比結構的高共形性和極好的臺階覆蓋。而且，ALD和MLD允許大面積上方的極好的均勻性，這導致大面積和大批量處理能力。由于不需要傳統光刻膠材料中的曝光機制，所以ALD和MLD工藝也提供了精確的組分控制、低缺陷密度、良好再現性和更寬的材料選擇(例如，非聚合物基)。
[0039]此外，使用ALD工藝或MLD工藝形成的硬掩模10比例如在光刻工藝中使用的光刻膠硬得多。如下面將更充分解釋的，由于硬掩模10比光刻膠更硬，當在硬掩模中形成間隙或在硬掩模上形成結構時，硬掩模10不太可能不期望地發生崩塌或變形，。也可以使用提供具有上述益處、性質和特征的硬掩模10的其他形成工藝。
[0040]在實施例中，硬掩模10通過ALD或MLD工藝制備，并且由A1203、A1N、A1P、AlAs,AlxTiY0z、AIxCryOzλ AIxZryOzλ AlxHfυ0ζ、AlxSiY0z、Β203、BN、BxPyOzλ B1x、BixTiY0z、BaS、BaTi03、CdS、CdSe、CdTe、CaO、CaS、CaF2、CuGaS2、CoO、Co0x、Co304、CrOx、Ce02、Cu20、CuO、CuxS、FeO、Fe0x、GaN、GaAs、GaP、Ga2O3'GeO2、HfO2、Hf3N4'HgTe、InP、InAs、In2O3' In2S3' InN、InSb、LaA103、La2S3N La202S、La203、La2CoO3' La2N13' La2MnO3' MgTe、MnTe、MoN、Mo2N、MoxN、Mo02、MgO、Mn0x、MnS、N1、NbN、Nb205、PbS、Pt02、P0X、PxBY0z、RuO、Sc203、Si304、Si02、SiC、SixTiY0z、SixZrY0z、SixHfY0Z、Sn02、Sb205、SrO、SrC03、SrTi03、SrS、SrShxSex' SrF2、Ta205、Ta0xNY、Ta3N5' TaN、TaNx、TixZrY0z、Ti02、TiN、TixSiYNz、TixHfY0z、V0x、W03、W2N、WxN、WS2、WxC、Y2O3J2O2SJnS1-XSe50ZnO'ZnS、ZnSe、ZnTe、ZnF2' ZrO2 λ Zr3N4' PrOxλ Nd2O3'