具有防擊穿層的半導體器件的制作方法
【專利說明】
[0001] 相關申請的引用
[0002] 本申請要求2012年9月30日提交的、標題為"SemiconductorDevicewith BreakdownPreventingCrystal"的共同待決的美國臨時申請No. 61/707, 990的權益，并且 通過引用將其內容合并于此。
技術領域
[0003] 本公開通常設及半導體器件設計，并且更具體地設及用于增大半導體器件的工作 電壓和/或最大功率的解決方案。
【背景技術】
[0004] 在功率半導體器件中，在最小通導電阻的同時實現最高擊穿電壓是最重要的性 能特征中的一個。橫向幾何結構器件（諸如場效應晶體管（FET)，包括金屬氧化物半導體 FET(MOSFET)、金屬半導體FET(MESFET)、高電子遷移率晶體管（肥MT)等等）具有沿半導體 表面對準并且通常位于半導體表面附近的通道。如果空間電荷（耗盡）區域僅占據柵極 漏極間距的一部分，那么該間距中的電場強烈地不均勻并且會導致限制器件性能的過早擊 穿。由于通道中的高載流子濃度和通道緊密鄰近半導體表面，對柵極-漏極間距中的空間 電荷分布的高效控制非常有挑戰性。
[0005] 圖1A示出了根據現有技術的常規異質結構FET0FET) 2A，W及圖2示出了根據現 有技術的示例性電場分布圖。如圖2所圖示的，當HFET2A作為開關操作（沒有場板）時圖 1A所示具有距離的柵極-漏極間距中的電場輪廓在柵極邊緣附近呈現強峰值。峰值寬 度由通道中的載流子濃度限定。就此而言，當增大柵極-漏極間距距離Ud增大時H陽T2A 的擊穿電壓不會增大。
[0006] 降低柵極邊緣附近的峰值電場的一種方法是使用可W連接至柵極電極、源極電極 或者漏極電極的一個或者多個場調制板（FP)。圖1B示出了根據現有技術包括場板FP的常 規異質結構FET化FET)2B。在圖1C中示出了多級場板結構，W及在圖1D中示出了逐級場板 結構。如圖2所圖示的，場板結構通過將峰值場分成兩個峰值減小柵極電極邊緣附近的峰 值場，由此增大器件的擊穿電壓。然而，即使多個場板結構將電場分成更多個峰值也不能在 器件通道中實現均勻電場。
[0007] 另外，很難實現多個場板的最優構造。例如，最優構造要求精確控制的場板長度和 沿著通道的電介質厚度變化。另外，現有技術場板具有施加于其上的源極電位或者柵極電 位，并且因此場板與漏極電極之間存在顯著電壓。因此，包括一個或者多個場板的器件可W 經受一個或者多個場板與漏極電極之間的過早擊穿。此外，一個或者多個場板增大電極間 電容和電極-半導體電容并且因此降低器件最高工作頻率。
[000引 由于上述限制，當前高電壓FET開關（i)沒有實現由基本材料性質預測的擊穿電 壓W及（ii)呈現在高電壓（典型地四百伏特W及W上）下飽和的擊穿電壓-柵極-漏極 間距相關性，其對千伏開關應用的器件設計加W嚴格限制。
【發明內容】
[0009] 本發明的若干方面提供具有防擊穿層的半導體器件。防擊穿層可W位于器件的高 電壓表面區域中。防擊穿層可W包括其中嵌入有導電元件的絕緣膜。可W沿著絕緣膜的橫 向長度布置導電元件。導電元件可W配置為將高電場尖峰（否則，該高電場尖峰在器件工 作期間存在于高電壓表面區域中）分成多個小得多的尖峰。
[0010] 本發明的第一方面提供一種橫向半導體器件，該橫向半導體器件包括；器件通道； 在器件通道的第一端上的第一接觸；在器件通道的第二端上的第二接觸，其中第二端與第 一端相對，W及其中第一和第二接觸位于器件通道的第一側上；W及防擊穿層，位于第一接 觸與第二接觸之間的間距的至少一部分中的器件通道的第一側上，其中該防擊穿層包括： 絕緣膜；W及嵌入絕緣膜中的多個導電元件，其中多個導電元件沿著絕緣膜的橫向長度進 行布置。
[0011] 本發明的第二方面提供一種場效應晶體管，該場效應晶體管包括；器件通道；器 件通道的第一端上的源極接觸；在器件通道的第二端上的漏極接觸，其中第二端與第一端 相對，W及其中源極和漏極接觸位于器件通道的第一側上；柵極，位于源極接觸與漏極接觸 之間的器件通道的第一側上；W及防擊穿層，位于下列中的至少一個的至少一部分中的器 件通道的第一側上；源極接觸與柵極之間的間距或者漏極接觸與柵極之間的間距，其中該 防擊穿層包括：絕緣膜；W及嵌入絕緣膜中的多個導電元件，其中多個導電元件沿著絕緣 膜的橫向長度進行布置。
[0012] 本發明的第=方面提供一種方法，該方法包括；產生用于橫向半導體器件的設計， 其中用于橫向半導體器件的設計對器件進行限定，該器件包括：器件通道；在器件通道的 第一端上的第一接觸；在器件通道的第二端上的第二接觸，其中第二端與第一端相對，W及 其中第一和第二接觸位于器件通道的第一側上；W及防擊穿層，位于第一接觸與第二接觸 之間的間距的至少一部分中的器件通道的第一側上，其中該防擊穿層包括：絕緣膜；W及 嵌入絕緣膜中的多個導電元件，其中多個導電元件沿著絕緣膜的橫向長度進行布置。W及 根據設計制作橫向半導體器件。
[0013] 本發明的示例性方面設計為解決此處描述的問題中的一個或者多個和/或此處 未討論的一個或者多個其它問題。
【附圖說明】
[0014] 通過結合描繪本發明各種方面的附圖進行的本發明各種方面的下列詳細說明將 更容易理解本公開的該些特性W及其它特性。
[001引圖1A-1D示出了根據現有技術的常規場效應晶體管。
[0016] 圖2示出了根據現有技術的示例性電場分布圖。
[0017] 圖3示出了根據一個實施例可W作為二極管操作的示例性器件的示意性結構。
[0018] 圖4示出了根據一個實施例可W作為場效應晶體管操作的示例性器件的柵極-漏 極區域的示意性結構。
[0019] 圖5示出了根據一個實施例可W作為場效應晶體管操作的示例性器件的柵極-漏 極區域的示意性頂視圖。
[0020] 圖6示出了根據一個實施例可w作為場效應晶體管操作的另一個示例性器件的 柵極-漏極區域的示意性頂視圖。
[0021] 圖7示出了根據一個實施例可W作為場效應晶體管操作的示例性器件的示意性 結構。
[0022] 圖8示出了根據另一個實施例可W作為場效應晶體管操作的示例性器件的示意 性結構。
[0023] 圖9示出了根據一個實施例的場效應晶體管的柵極-漏極區域中的示例性電場分 布。
[0024] 圖10示出了根據一個實施例的用于制造電路的示例性流程圖。
[002引注意，附圖可W不按比例。附圖旨在描繪僅本發明的典型方面，并且因此不應該被 看作對本發明范圍的限制。在附圖中，相似標號表示附圖之間的的相似元件。
【具體實施方式】
[0026] 如上面所示的，本發明的多個方面提供具有防擊穿層的半導體器件。防擊穿層可 W位于器件的高電壓表面區域中。防擊穿層可W包括其中嵌入有導電元件的絕緣膜。可W 沿著絕緣膜的橫向長度布置導電元件。導電元件可W配置為將高電場尖峰（否則，該高電 場尖峰在器件工作期間存在于高電壓表面區域中）分成多個小得多的尖峰。W該種方式， 可W使存在于高電壓表面區域的總體電場變得更均勻，由此減少過早擊穿的發生，增大器 件的工作電壓，和/或增大器件的最大功率等等。如此處使用的，除非另作說明，術語"組 (集）"意味著一個或者多個（即，至少一個），而短語"任何解決方案"意味著任何現在已 知或者后來開發的解決方案。
[0027] 轉至附圖，圖3示出了根據一個實施例可W作為（平面）二極管操作的示例性器 件10A的示意性結構，W及圖4示出了根據一個實施例可W作為場效應晶體管操作的示例 性器件10B的柵極-漏極區域12的示意性結構。每個器件10AU0B被示出為包括襯底14、 有源層16和阻擋層18。在有源層16和阻擋層18的接合處形成通道（channel)。在一個 實施例中，襯底14由碳化娃（SiC)形成，有源層16由氮化嫁（GaN)形成，W及阻擋層18由 氮化侶嫁（AlGaN)形成。示出了包括陽極和陰極的器件10A，W及示出了包括柵極和