具有相變結構的半導體集成電路器件及其制造方法
【專利說明】具有相變結構的半導體集成電路器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2014年I月13日提交的申請號為10-2014-0003927的韓國專利申請的優先權，其全部內容通過引用合并于此。
技術領域
[0003]本發明構思的各種實施例涉及半導體集成電路器件及其制造方法，并且更具體地，涉及具有相變結構的半導體集成電路器件及其制造方法。
【背景技術】
[0004]隨著移動和數字信息通信以及消費電子工業的快速發展，研宄揭示了現存的電子電荷控制設備的局限。因而，需要開發具有除了現有電子電荷設備的概念之外的新概念的新功能存儲器件。具體地，需要開發具有大容量、超高速以及超低功率的新一代存儲器件以滿足對于大容量存儲的電子信息設備的需求。
[0005]將電阻材料用作存儲媒介的電阻式可變存儲器件已被推薦作為新一代存儲器件，以及電阻式可變存儲器件的典型實例可以包括相變隨機存取存儲器(PCRAM)、電阻RAM (RRAM)或自旋力矩轉移磁阻RAM。
[0006]電阻式可變存儲器件可以由開關器件和電阻器件形成，且可以根據電阻器件的狀態來儲存“O”或“I”的數據值。
[0007]即使在電阻式可變存儲器件中，最優先的是通過在有限小的區域中集成盡可能多的存儲器單元來改善集成密度。
[0008]當前，PCRAM在限定法(confined method)中使用相變材料層(用作電阻器件)。限定法是提前形成相變空間且在限定的相變空間中沉積相變材料層的方法。在美國專利公開號2013/099188中公開了限定法。
[0009]相變材料層通常經由物理氣相沉積(PVD)方法形成以控制成分均勻性。
[0010]隨著PCRAM中的集成密度的增大，相變空間收窄。因而，難以使用PVD方法在窄的相變空間中沉積相變材料層。如公知，PVD方法在維持沉積材料的成分均勻性方面是有利的，但PVD方法具有較差的間隙填充特性。
[0011 ] 已經提出了使用原子層沉積(ALD)來沉積相變材料層的技術。與PVD方法相比，ALD方法具有良好的間隙填充特性，但ALD方法在相變材料層的均勻性以及相變材料層和下電極之間的界面特性方面不利。
【發明內容】
[0012]示例性實施例提供了一種制造半導體集成電路器件的方法。該方法可以包括:提供包括下電極的半導體襯底；在半導體襯底上順序層疊多個相變材料層；以及以臺階形式來將層疊的多個相變材料層圖案化以形成相變結構。
[0013]在另一個示例性實施例中，該方法可以包括:提供具有下電極的半導體襯底；通過物理氣相沉積(PVD)來在半導體襯底上順序層疊多個相變材料層(每個具有不同的材料特性)；以及基于不同的材料特性來將層疊的多個相變材料層圖案化以形成相變結構。
[0014]在以下標題為“【具體實施方式】”的部分來描述這些和其他特征、方面和實施例。
【附圖說明】
[0015]結合附圖從以下詳細描述中將更清楚地理解本公開的主題的以上和其他方面、特征和優點，在附圖中:
[0016]圖1至圖5是說明根據本發明構思的示例性實施例的制造半導體集成電路器件的方法的截面圖；
[0017]圖6是說明根據本發明構思的示例性實施例的半導體集成電路器件的截面圖；
[0018]圖7至圖14是說明根據本發明構思的示例性實施例的制造半導體集成電路器件的方法的截面圖；
[0019]圖15是說明根據本發明構思的示例性實施例的半導體集成電路器件的立體圖；
[0020]圖16是說明根據本發明構思的示例性實施例的微處理器的框圖；
[0021]圖17是說明根據本發明構思的示例性實施例的處理器的框圖；以及
[0022]圖18是根據本發明構思的實施例的系統的框圖。
【具體實施方式】
[0023]將參照附圖更詳細地描述示例性實施例。這里參照示例性實施例(以及中間結構)的截面示意圖示來描述示例性實施例。為了使得實施例應用于實踐，形狀和尺寸的變化相對于附圖中所示的實施例可以預期。這些變化對于給定制造方法是正常的或可以來自于本發明的范圍和精神內的設計變化。因而，示例性實施例不應當被解釋為限制所示的區域的特定形狀，而可以包括例如由于制造引起的形狀上的偏差。在附圖中，為了清楚，層和區域的長度和尺寸可以被夸大。在本公開中，附圖標記直接對應于本發明的各種附圖和實施例中的相同標記的部分。應當理解的是，本公開中的“上”和“之上”的含義應當以最寬泛的方式來解釋，使得“上”不僅表示“直接在某物上”，還表示在某物上且其間有中間特征或層的意思。還應注意到，在本說明書中，“連接/耦接”不僅表示一個部件與另一個部件直接耦接，而且還表示一個部件經由中間部件與另一個部件間接耦接的意思。另外，只要未被特意提及，單數形式可以包括復數形式。
[0024]本文參照截面圖示和/或平面圖示來描述本發明構思的實施例。然而，本發明構思的示例性實施例不應當被解釋為限制本發明構思。本領域中的普通技術人員將理解的是，在不脫離本發明構思的原理和精神的情況下，在這些示例性實施例中可以作出變化。
[0025]參見圖1，層間絕緣層115形成在半導體襯底110上。盡管在圖1中未示出，開關器件可以經由已知方法形成在半導體襯底110和層間絕緣層115之間。可以通過刻蝕層間絕緣層115的預定部分來形成下電極區(未示出)。導電材料填充在下電極區以形成下電極120。下電極120的形成可以經由各種方法形成。
[0026]第一相變材料層125、第二相變材料層130和第三相變材料層135被順序沉積在形成有下電極120的層間絕緣層115上。例如，在第一刻蝕條件下，第一相變材料層125可以具有與第二相變材料層130相同的刻蝕速率，而在與第一刻蝕條件不同的第二刻蝕條件下，第一相變材料層125可以具有比第二相變材料層130的刻蝕速率大的刻蝕速率。在特定刻蝕條件下，第二相變材料層130可以具有比第三相變材料層135的刻蝕速率大的刻蝕速率。換言之，第一相變材料層125、第二相變材料層130和第三相變材料層135可以根據刻蝕條件(例如，刻蝕溶液或溫度)具有不同刻蝕選擇性。第一刻蝕條件可以是各向異性干法蝕刻條件，以及第二刻蝕條件可以是干法或濕法蝕刻條件。此外，可以例如經由其成分比的變化來控制相變材料層的刻蝕速率。可以例如經由PVD方法來形成第一相變材料層125、第二相變材料層130和第三相變材料層135以保持成分均勻性。第一相變材料層125、第二相變材料層130和第三相變材料層135可以具有相同厚度或不同厚度。上電極層140沉積在第三相變材料層135上。
[0027]參見圖2，上電極層140、第三相變材料層135、第二相變材料層130以及第一相變材料層125被初步刻蝕以形成上電極140a和初步相變結構PPC，該初步相變結構PPC包括均具有與上電極140a相同的寬度的第一相變圖案125a、第二相變圖案130a和第三相變圖案135a。可以在第一刻蝕條件下(例如，在以相同刻蝕速率來刻蝕第一相變材料層125、第二相變材料層130和第三相變材料層135的條件下)來執行初步刻蝕。
[0028]參見圖3，初步相變結構PPC經歷主刻蝕。可以在第二刻蝕條件下執行主刻蝕，例如，在第一相變圖案125a和第二相變圖案130a比第三相變圖案135a被刻蝕得更多的條件下。因此，形成具有以臺階形式減少的線寬的相變結構PC。附圖標記125b、130b和135b表示形成相變結構PC的第一相變圖案至第三相變圖案。
[0029]參見圖4，保護層145形成在相變結構PC的表面、層間絕緣層115的表面和下電極120的表面上。保護層145可以包括例如氮化硅層或氧化硅層。可替選地，保護層145可以包括金屬氧化物層、金屬氮化物層或氮化物層以形成與相變圖案并行的電阻器。在一些情況下，保護層145可以被部分地去除以暴露出層間絕緣層115。
[0030]參見圖5，相變結構PC之間的空間被絕緣層150填充。這時，由于相變結構PC的縱橫比，空隙(air void) 155可以形成在絕緣層150中。由于空隙155具有高介電常數，所以空隙可以用作氣隙(air gap)而充當絕緣層。空隙155具有低導熱率，且還可以執行絕熱層的功能。隨后，將絕緣層150平坦化以暴露出上電極140a的表面。
[0031]在上