半導體器件的形成方法
【技術領域】
[0001]本發明涉及半導體制造領域。具體涉及一種半導體器件的形成方法。
【背景技術】
[0002]現有的CMOS器件制造中，通常在源漏區的制造中采用應變硅技術，這種技術可以通過物理方法拉伸或是壓縮源區或者漏區中的硅的晶格，從而對溝道區提供應力作用，進而提升CMOS器件中溝槽載流子遷移率，進而達到提高CMOS器件電學性能的目的。
[0003]在現有的形成CMOS器件的過程中，往往先在襯底上形成柵極結構，然后在柵極結構兩側的襯底中形成溝槽，然后在溝槽中填充應力層，所述應力層在經過摻雜等處理后形成源區或者漏區。但是，現有制作所述源區或者漏區的方法可能會使應力層發生過量填充(over-fill)的現象，也就是說，在所述的溝槽中形成應力層后，應力層的表面高出襯底表面。
[0004]一方面，這種現象會導致襯底表面變得不平整進而妨礙到后續的制造步驟的進行，另一方面，過量填充現象還可能會影響到應力層中的應力分布，導致應力層本應產生的應力減弱甚至消失，進而影響整個CMOS器件的性能。
[0005]為了克服上述問題，現有的技術趨向于通過刻蝕的方式去除形成的應力層高出襯底的部分，也就是過量填充的部分。
[0006]但是，由于在同一片晶圓(wafer)上不同的CMOS器件之間的尺寸可能不同，相應的，這些不同尺寸的CMOS器件中的溝槽的距離或者節距(pitch)也不同。在發生所述的過量填充(over-fi 11)現象時，在這些不同尺寸的溝槽中形成的應力層高出襯底的表面的高度也可能不同，也就是說，現有技術在克服所述過量填充現象的時候，對于同一片晶圓上的不同尺寸的CMOS器件，要刻蝕掉的應力層的厚度可能不一樣，進而導致刻蝕過程難以控制。
[0007]所以，以現有的方式對發生了過量填充的應力層的超出襯底的部分進行刻蝕，很容易造成刻蝕后這些不同儲存的CMOS器件的應力層相對于襯底表面的高度仍舊不一樣，例如，晶圓上一部分CMOS器件的應力層已經被刻蝕至理想的高度，也就是基本與襯底表面齊平，而晶圓另一區域中的其它尺寸的CMOS器件中的應力層可能因刻蝕程度不夠而仍舊高出襯底，或者是相反的受到過多的刻蝕而低于襯底表面。
[0008]因此，如何控制對應力層的刻蝕，以盡量去除應力層上的過量填充的部分，使經過刻蝕后的原本高出襯底程度不同的應力層均能夠與襯底基本齊平，也就是經過刻蝕后的不同尺寸的應力層相對于襯底表面的高度趨于一致，成為本領域技術人員亟待解決的技術問題。
【發明內容】
[0009]本發明解決的問題是提供一種半導體器件的形成方法，使得同一晶圓上不同區域、不同尺寸的半導體器件中形成的應力層相對于襯底的高度基本相同。
[0010]為解決上述問題，本發明提供一種半導體器件的形成方法，包括:
[0011]提供襯底，并在所述襯底上形成若干柵極結構；
[0012]在所述柵極結構兩側的襯底中形成溝槽；
[0013]在所述柵極結構兩側的溝槽中填充用于形成源區或漏區的應力層，所述應力層凸出所述襯底；
[0014]對所述應力層進行離子摻雜以形成源區以及漏區；
[0015]對所述源區以及漏區進行脈沖刻蝕，使所述源區以及漏區與所述襯底相互齊平。
[0016]可選的，在襯底中形成若干溝槽的步驟中，使所述溝槽呈Σ型；
[0017]在形成應力層的步驟中，所述應力層的材料為鍺硅。
[0018]可選的，在襯底中形成若干溝槽的步驟中，使所述溝槽呈U型；
[0019]在形成應力層的步驟中，所述應力層的材料為碳化硅。
[0020]可選的，在形成應力層的步驟中，采用外延生長的方式，在所述溝槽中形成所述應力層。
[0021]可選的，在離子摻雜的步驟之后，進行脈沖刻蝕之前還包括以下步驟:
[0022]對形成的源區以及漏區進行退火。
[0023]可選的，在形成應力層的步驟之后，等離子刻蝕的步驟之前，還包括以下步驟:在所述襯底、柵極上形成掩模，并使所述應力層暴露出。
[0024]可選的，等離子刻蝕的步驟包括:使刻蝕氣體中包括三氟化氯、溴化氫或者氯氣。
[0025]可選的，使所述等離子刻蝕腔體的氣壓在10?200毫托的范圍內，所述刻蝕設備的功率輸出范圍在100?2000瓦的范圍，偏置功率的范圍在O?500瓦的范圍，功率輸出的脈沖頻率在100?10000赫茲的范圍內，占空比在90%?0%的范圍內。
[0026]可選的，所述等離子刻蝕的刻蝕氣體中包括溴化氫、氧氣以及保護氣體。
[0027]可選的，溴化氫的流量在50?1000標準毫升每分鐘的范圍內，氧氣的流量在I?50標準毫升每分鐘的范圍內，保護氣體包括氦氣以及IS氣，氦氣的流量在10?500標準毫升每分鐘的范圍內，IS氣的流量在O?500標準暈升每分鐘的范圍內。
[0028]與現有技術相比，本發明的技術方案具有以下優點:
[0029]在形成應力層后，通過對所述應力層進行脈沖刻蝕，使半導體器件中的應力層的過量填充的部分能夠盡量被去除；所述脈沖刻蝕能夠調節對同一晶圓上不同尺寸的應力層的刻蝕量，從而使高出襯底表面不同高度的應力層被刻蝕的量不同，進而使這些應力層的高度盡量都與襯底表面相互齊平。
【附圖說明】
[0030]圖1是本發明半導體器件的形成方法在一實施例的流程示意圖；
[0031]圖2a以及圖3b是圖1中各個步驟的半導體器件的結構示意圖；
[0032]圖4為圖1中步驟S6脈沖刻蝕中脈沖功率輸出方式的示意圖。
【具體實施方式】
[0033]在半導體器件的制造過程中可能使源區或是漏區在所述溝槽內過量填充，進而高出襯底；且源區或者漏區凸出襯底的高度也不同。
[0034]以CMOS器件為例，現有的做法是在形成所述源區以及漏區后，將凸出襯底的一部分源區或者漏區，也就是源區以及漏區過量填充的部分通過刻蝕的方式去除。但是，由于同一晶圓上的不同的CMOS器件的溝槽的尺寸或者節距可能不同，相應的，在形成應力層后，刻蝕的工藝窗口的尺寸或者節距也不盡相同，所以對這些不同尺寸或者節距的應力層的刻蝕速率也會有差異，導致難以控制對于應力層的刻蝕量。
[0035]為此，本發明提供一種半導體器件的形成方法，通過使刻蝕設備產生脈沖輸出的功率，以間斷的方式對半導體器件的應力層高出襯底的部分進行等離子刻蝕，使各個半導體器件中形成的應力層盡量與能夠襯底表面相齊平。
[0036]參見圖1為本發明在一實施例中的流程示意圖，本實施例包括以下步驟:
[0037]步驟SI，提供襯底，并在所述襯底上形成若干柵極結構；
[0038]步驟S2，在所述柵極結構兩側的襯底中形成溝槽；
[0039]步驟S3，在所述柵極結構兩側的溝槽中填充用于形成源區或漏區的應力層，所述應力層凸出所述襯底；
[0040]步驟S4，對所述應力層進行離子摻雜以分別形成源區以及漏區；
[0041]步驟S5，對摻雜后的源區以及漏區進行退火；
[0042]步驟S6，對所述源區以及漏區進行脈沖刻蝕，使所述源區以及漏區與所述襯底相互齊平。
[0043]通過上述步驟，使半導體器件中的應力層的過量填充的部分能夠盡量被去除，脈沖刻蝕能夠調節對同一晶圓上不同尺寸的應力層的刻蝕量，從而使高出襯底表面不同高度的應力層被刻蝕的量不同，進而使這些應力層的高度盡量都與襯底表面相互齊平。
[0044]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例作詳細的說明。
[0045]參考圖2a以及圖2b,圖2a與圖2b為同一晶圓上不同位置的兩個CMOS器件的一部分，執行步驟SI，提供襯底100，本實施例中，所述襯底100為硅襯底。
[0046]在所述襯底100上形成若干柵極結構，包括本圖2a以及圖2b中分別示出的柵極結構110、140以及柵極結構210、240。
[0047]所述的柵極110、140與柵極210、240可以是尺寸不同的柵極，這些尺寸不同的柵極用于形成尺寸不同的CMOS器件。柵極110、140之間以及柵極210、240之間的距離也用于定義后續步驟中在襯底100中形成的溝槽的尺寸。
[0048]形成柵極結構110以及210的方法為本領域常用技術手段，本發明在此不作贅述。另外，所述柵極結構110以及210可以采用多晶硅(POly-Si)或者金屬等材料形成，且柵極結構110以及210還可能包括柵介質層或者側墻，本發明對此不作任何限制。
[0049]繼續執行步驟S2，在所述柵極結構110以及柵極結構210兩側的襯底中形成溝槽；所述溝槽用于在后續的步驟中形成應力層。具體的，所述溝槽的尺寸或者節距定義了后續形成的源區以及漏區的尺寸或者節距。由于之前的步驟中形成的所述柵極結構110以及210之間的尺寸可以不相同，相應的，在這些柵極110以及210的兩側形成的溝槽的尺寸或者節距也可以是不同的。
[0050]在本實施例中，所述半導體器件為N型晶體管，所以所述溝槽采用U型溝槽。所述U型溝槽用于在后續的步驟中填充碳化硅材料的應力層，所述碳化硅材料的應力層用于向N型晶體管的溝道區提供拉伸應力。
[0051]需要說明的是，本發明對此不作限制，在本發明也可以用于P型晶體管，相應的溝槽將呈Σ型，且所述Σ型溝槽中形成應力層的材料為鍺硅。
[0052]在本步驟中，采用外延生長的方式形成上述的應力層。
[0053]繼續參考圖2a以及圖2b，執行步驟S3，在所述溝槽中填充用于形成源區或漏區的應力層，所述應力層因發生了過量填充現象而凸出所述襯底100的表面，其原因通常是由于應力層一般為通過外延生長的方式形成于所述溝槽中，而由于半導體尺寸的減小，溝槽的尺寸或者節距也相應的減小，使應力層的外延生長變得難以控制而高出襯底表面。
[0054]另外，由于溝槽的尺寸或者節距不同，外延生長的速率也不同，在發生過量填充現象后，不同尺寸或者節距的溝槽中的應力層發生過量填充現象的程度也不同。
[0055]所以，在本實