一種淺溝槽隔離結構及其制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種具有sigma型或者U型的淺溝槽隔離結構的半導體器件及形成該淺溝槽隔離結構的方法。
【背景技術】
[0002]在半導體制造工藝中，所形成的淺溝槽隔離(STI)結構的性能對于最后形成的半導體器件的電學性能而言至關重要。
[0003]現有的形成如圖1所示的淺溝槽隔離結構101的工藝通常包括下述步驟:首先，在半導體襯底100上依次沉積緩沖層和硬掩膜層，緩沖層的材料優選氧化物，硬掩膜層的材料優選氮化硅；圖案化硬掩膜層，以在硬掩膜層中形成構成淺溝槽隔離結構101的圖案的開口，該過程包括:在硬掩膜層上形成具有淺溝槽隔離結構101的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻硬掩膜層直至露出緩沖層，采用灰化工藝去除所述光刻膠層；以圖案化的硬掩膜層為掩膜，在半導體襯底中蝕刻出用于形成淺溝槽隔離結構101的溝槽；在所述溝槽的側壁和底部形成襯里層101a，其材料為氧化物；在所述溝槽中以及硬掩膜層上沉積隔離材料101b，其通常為氧化物；執行化學機械研磨工藝以研磨隔離材料101b，直至露出硬掩膜層；采用濕法蝕刻去除硬掩膜層和緩沖層。
[0004]隨著半導體器件特征尺寸的不斷縮減，對于溝道長度小于I微米的MOS器件而言，其存在顯著的反轉窄寬效應(reverse narrow width effect),即器件的閾值電壓隨著隔離器件不同有源區的淺溝槽隔離結構的寬度的減小而降低，進而造成器件性能和可靠性的下降。產生上述現象的原因是，采用濕法蝕刻去除硬掩膜層和緩沖層時，部分隔離材料1lb和部分襯里層1la也被同時去除，從而在淺溝槽隔離結構101的頂部拐角處形成凹槽102 ;后續在半導體襯底100上依次形成柵極介電層和柵極材料層(其構成材料包括多晶硅或者其它導電材料)之后，柵極材料層將會填充凹槽102，所述凹槽102中存在的柵極材料層將會誘導柵極介電層產生本地電場效應，進而導致器件的閾值電壓的降低以及漏電流的升高。
[0005]因此，需要提出一種方法，以解決上述問題。
【發明內容】
[0006]針對現有技術的不足，本發明提供一種淺溝槽隔離結構的制造方法，提供半導體襯底，在所述半導體襯底上依次形成襯墊氧化物層和硬掩膜層；依次蝕刻所述硬掩膜層、所述襯墊氧化物層和所述半導體襯底，以形成第一淺溝槽；繼續刻蝕所述第一淺溝槽的側壁以及底部，以形成第二淺溝槽；刻蝕去除位于所述第二淺溝槽開口頂部附近的部分所述襯墊氧化物層；回刻蝕所述硬掩膜層，以露出位于所述第二淺溝槽開口頂部附近的所述半導體襯底表面；在所述第二淺溝槽的底部以及側面、露出的所述半導體襯底表面上形成硅外延層，以形成第三淺溝槽。
[0007]優選地，還包括在形成所述硅外延層的同時對所述硅外延層執行原位硼摻雜，所述硅外延層中的所述硼的摻雜濃度為1.0Xe17離子/立方厘米至1.0Xe2°離子/立方厘米。
[0008]優選地，還包括在形成所述第三淺溝槽之后在所述第三淺溝槽中填充隔離材料層的步驟。
[0009]優選地，還包括在所述第三淺溝槽中填充所述隔離材料層之后執行平坦化的步驟。
[0010]優選地，還包括在執行平坦化之后刻蝕去除所述硬掩膜層的步驟。
[0011]優選地，所述第二淺溝槽為Σ型淺溝槽或者U型淺溝槽。
[0012]優選地，所述硅外延層為鍺硅層、硅層、碳化硅層或者由鍺硅層、硅層和碳化硅層組成的多層結構。
[0013]優選地，所述碳化硅層中的碳摻雜比例為0.01至0.05，所述鍺硅層中的鍺摻雜比例為0.1至0.5。
[0014]優選地,所述娃外延層的厚度范圍為5nm至1nm,所述襯墊氧化物層的厚度范圍為100埃至400埃。
[0015]優選地，所述隔離材料層包括氧化物層和高K介電層，所述硬掩膜層的材料為氮化硅。
[0016]優選地，采用干法刻蝕工藝形成所述第一淺溝槽，采用濕法刻蝕去除位于所述第二淺溝槽開口頂部附近的部分所述襯墊氧化物層。
[0017]優選地，還包括在去除所述硬掩膜層之后執行平坦化以形成淺溝槽隔離結構的步驟，所述淺溝槽隔離結構的厚度為0.2um至0.33um。
[0018]本發明還公開了一種半導體器件，所述半導體器件包括采用上述方法制造的淺溝槽隔離結構，所述淺溝槽隔離結構為具有所述硅外延層的Σ型淺溝槽隔離結構或者U型淺溝槽隔離結構。
[0019]根據本發明，可以有效抑制半導體器件特征尺寸的不斷縮減所引起的反轉窄寬效應，提升淺溝槽隔離結構的隔離性能。
【附圖說明】
[0020]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0021]附圖中:
[0022]圖1為根據現有工藝形成的淺溝槽隔離結構的示意性剖面圖；
[0023]圖2A-圖2H為根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0024]圖3為根據本發明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0025]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0026]為了徹底了解本發明，將在下列的描述中提出詳細的步驟，以便說明本發明是如何改進制作半導體器件結構的工藝來解決現有技術中的問題。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0027]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0028][示例性實施例]
[0029]下面，參照圖2A-圖2H和圖3來描述根據本發明示例性實施例的方法形成淺溝槽隔離結構的詳細步驟。
[0030]參照圖2A-圖2H，其中示出了根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0031]首先，如圖2A所示，提供半導體襯底200，半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底200的構成材料選用單晶硅。
[0032]接下來，在半導體襯底200上依次形成襯墊氧化物層201和硬掩膜層202。形成襯墊氧化物層201和硬掩膜層202的方法可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。襯墊氧化物層201作為緩沖層可以釋放硬掩膜層202和半導體襯底200之間的應力，在本實施例中，襯墊氧化物層201的材料為二氧化硅，厚度為100?400埃。硬掩膜層202的材料優選氮化硅。
[0033]接著，如圖2B所示，刻蝕所述硬掩膜層202、所述襯墊氧化物層201和所述半導體襯底200，以形成淺溝槽203，優選地，采用干法刻蝕工藝形成所述淺溝槽203。所述淺溝槽203的結構為矩形。
[0034]在本發明的一實施例中，在硬掩膜層202上形成電介質抗反射涂層(DARC)，其材料為氮氧化硅，可以采用化學氣沉積的方法制備電介質抗反射涂層，沉積形成電介質抗反射涂層的目的是為了降低氮化硅層的反射率，在電介質抗反射涂層上形成底部抗反射涂層和圖案化的光刻膠層。
[0035]根據圖案化的光刻膠依次刻蝕底部抗反射涂層、電介質抗反射涂層、硬掩膜層202、襯墊氧化物層201和半導體襯底200，以形成淺溝槽203。其中，刻蝕氣體可以采用基于氯氣的氣體或者基于溴化氫的氣體或者兩者的混合氣體。采用干法刻蝕工藝，干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。刻蝕氣體的流量范圍可為O?200立方厘米/分鐘(sccm),反應室內壓力可為5?20毫毫米萊柱(mTorr)。接著,去除圖案化的光刻膠、底部抗反射涂層和電介質抗反射涂層，以形成淺溝槽203，所述淺溝槽203為矩形淺溝槽結構。
[0036]接著，如圖2C所示，進行濕法刻蝕或者干法刻蝕以在矩形的淺溝槽203的基礎上刻蝕形成Sigma形淺溝槽或者U形淺溝槽204。
[0037]示例性地，可以采用干法刻蝕工藝形成U形淺溝槽，例如采用等離子體刻蝕，刻蝕氣體可以采用基于氧氣(02-based)的氣體。具體的，采用較低的射頻能量并能產生低壓和高密度的等離子體氣體來實現干法刻蝕。作為一個實例，采用等離子體刻蝕的刻蝕氣體的流量范圍可為50立方厘米/分鐘(sccm)?150立方厘米/分鐘(sccm),反應室內壓力可為5毫托(mTorr)?20毫托(mTorr)。其中,干法刻蝕的刻蝕氣體可以是溴化氫氣體、四氟化碳氣體或者三氟化氮氣體，還可以通入一些添加氣體，如氮氣、氦氣或者氧氣等。通過控制刻蝕速率和刻蝕時間來形成U形淺溝槽。U形凹槽204的深度可以根據所希望的深度來確定。“U”形凹槽底部可以基本上平行于襯底表面。“U”形凹槽側壁可以基本上垂直于襯底表面。
[0038]示例性地，可以刻蝕所述淺溝槽203以形成“Σ ”形凹槽，或者從“U”形淺溝槽的側壁，對半導體襯底進行具有晶向選擇性的濕法刻蝕。具有晶向選擇性的濕法刻蝕為本領域所公知，例如在〈111〉晶向上的刻蝕速度可以小于在其他晶向上的刻蝕速度。
[0039]在本發明的一具體實施例中，采用濕法刻蝕“U”形淺溝槽，以形成“Σ”形淺溝槽，該濕法刻蝕將停止在〈111〉晶面和〈11-1〉晶面上，從而形成“Σ”形凹槽，可以采用四甲基氫氧化銨(TMAH)、稀釋的氫氟酸(DHF)進行濕法刻蝕。
[0040]接著，如圖2D所示，采用濕法刻蝕去除部分的位于Sigma形淺溝槽或者U形淺溝槽204開口頂部附近的部分襯墊氧化物層201，以形成襯墊氧化物層201’。
[0041]示例性地，所述濕法刻蝕對襯墊氧化物層201有較低的刻蝕選擇比，對硬掩膜層202和半導體襯底200具有較高的刻蝕選擇比。
[0042]其中，進行濕法刻蝕所采用的刻蝕