半導體結構及其制造方法
【技術領域】
[0001] 本發明涉及半導體結構及其制造方法。
【背景技術】
[0002] 半導體集成電路（1C)產業已經經歷了快速增長。1C材料和設計中的技術進步已 經產生了數代1C，且與前一代1C相比，每一代1C均具有更小并且更復雜的電路。然而，這 些進步已經增加了加工和制造1C的復雜度，并且為了實現這些進步，需要1C加工和制造中 的相似的發展。在1C的演變過程中，通常功能密度（S卩，每一芯片面積上互連器件的數目） 已經增大，而幾何尺寸（即，可以使用制造工藝產生的最小的組件（或線））已經減小。這 種按比例縮小工藝通常通過增大生產效率并減小相關成本來提供益處。
[0003] 在半導體技術中，可以使用包括光刻工藝、離子注入、沉積和蝕刻的各種工藝在襯 底上形成集成電路圖案。可以利用鑲嵌工藝以形成包括垂直互連通孔和水平互連金屬線的 多層銅互連件。在鑲嵌工藝期間，在介電材料層中形成溝槽，將銅或鎢填充在溝槽中，然后 施加化學機械拋光（CMP)工藝以去除介電材料層上的過量金屬并且平坦化頂面。已經進行 了學習和研宄以探索新的導電、介電材料和新的工藝集成方案以便更好的集成。新的互連 材料，諸如代替傳統的鋁的集成銅冶金可以用于減少RC時間延遲的電阻組件。可以施加比 現在的二氧化硅具有更低的介電常數（k)的新絕緣材料以減少電容組件以及導線之間的 串擾以使時間延遲和功率損耗最小化。此外，可以使用金屬覆蓋或硅覆蓋以克服由尺寸按 比例縮小引起的可靠性問題。
[0004] 盡管現有的方法已經大體滿足它們預期目的，但是它們并沒有在所有方面都完全 滿意。此外，需要包括覆蓋層的半導體結構及其制造方法。
【發明內容】
[0005] 為了解決現有技術中的問題，本發明提供了一種用于形成集成電路（1C)結構的 方法，包括：提供包括導電部件的襯底；在所述導電部件上形成含鋁（A1)介電層；在所述含 A1介電層上形成低k介電層；以及蝕刻所述低k介電層以形成與所述導電部件對準的接觸 溝槽，其中，所述接觸溝槽的底部位于所述含A1介電層的表面上。
[0006] 在上述方法中，還包括：在所述導電部件和所述含A1介電層之間形成覆蓋層，所 述覆蓋層的寬度基本上類似于所述導電部件的寬度。
[0007]在上述方法中，還包括：在所述導電部件和所述含A1介電層之間形成覆蓋層，所 述覆蓋層的寬度基本上類似于所述導電部件的寬度；其中，形成所述覆蓋層包括選擇性地 沉積Co、Mn、Ni、Ru或Ti中的至少一層以與所述導電部件對準。
[0008] 在上述方法中，還包括：在所述含A1介電層和所述低k介電層之間形成蝕刻停止 層（ESL);以及蝕刻所述ESL以形成所述接觸溝槽。
[0009] 在上述方法中，還包括：在所述含A1介電層和所述低k介電層之間形成蝕刻停止 層（ESL);以及蝕刻所述ESL以形成所述接觸溝槽；其中，形成所述ESL包括使用等離子氣 體沉積包括N摻雜的SiC層或0摻雜的SiC層中的至少一層，所述等離子氣體包括0)2或N02*的至少一種。
[0010] 在上述方法中，還包括：在所述含A1介電層和所述低k介電層之間形成蝕刻停 止層（ESL);以及蝕刻所述ESL以形成所述接觸溝槽；其中，形成所述ESL包括使用硅烷 (SiH4)和NH3等離子體來沉積包括N摻雜的SiC層或Si3N4層中的至少一層。
[0011] 在上述方法中，還包括：在所述含A1介電層和所述低k介電層之間形成蝕刻停止 層（ESL);以及蝕刻所述ESL以形成所述接觸溝槽；其中，蝕刻所述低k介電層包括使用含 氟蝕刻劑的干蝕刻工藝，以及其中，蝕刻所述ESL包括停止在所述含A1介電層的濕蝕刻工 〇
[0012] 在上述方法中，還包括：在所述含A1介電層和所述低k介電層之間形成蝕刻停止 層（ESL);以及蝕刻所述ESL以形成所述接觸溝槽；還包括：在所述ESL和所述低k介電層 之間形成介電層；以及蝕刻所述介電層以形成所述接觸溝槽。
[0013] 在上述方法中，其中，形成所述含A1介電層包括：實施順3等離子體處理；導入含 A1有機前體；以及沉積包括Al、N和0的含A1介電層。
[0014] 在上述方法中，其中，形成所述含A1介電層包括：實施見13等離子體處理；導入 含A1有機前體；以及沉積包括Al、N和0的含A1介電層；其中，使用選自由化學汽相沉積 (CVD)、原子層沉積（ALD)和它們的組合組成的組中的工藝來形成所述含A1介電層。
[0015] 在上述方法中，其中，形成所述含A1介電層包括：實施見13等離子體處理；導入 含A1有機前體；以及沉積包括Al、N和0的含A1介電層；其中，使用選自由化學汽相沉積 (CVD)、原子層沉積（ALD)和它們的組合組成的組中的工藝來形成所述含A1介電層；其中， 形成所述含A1介電層包括：使用在從約0. 1托至約100托的范圍內的室壓力來沉積所述含 A1介電層。
[0016] 在上述方法中，其中，形成所述含A1介電層包括：實施見13等離子體處理；導入 含A1有機前體；以及沉積包括Al、N和0的含A1介電層；其中，使用選自由化學汽相沉積 (CVD)、原子層沉積（ALD)和它們的組合組成的組中的工藝來形成所述含A1介電層；其中， 形成所述含A1介電層包括：使用在從約10W至約1000W的范圍內的RF功率來沉積所述含 A1介電層。
[0017] 在上述方法中，其中，形成所述含A1介電層包括：實施見13等離子體處理；導入 含A1有機前體；以及沉積包括Al、N和0的含A1介電層；其中，使用選自由化學汽相沉積 (CVD)、原子層沉積（ALD)和它們的組合組成的組中的工藝來形成所述含A1介電層；其中， 形成所述含A1介電層包括：在從約150°C至約400°C的范圍內的溫度下沉積所述含A1介電 層。
[0018] 在上述方法中，其中，形成所述含A1介電層包括：實施見13等離子體處理；導入 含A1有機前體；以及沉積包括Al、N和0的含A1介電層；其中，使用選自由化學汽相沉積 (CVD)、原子層沉積（ALD)和它們的組合組成的組中的工藝來形成所述含A1介電層；其中， 形成所述含A1介電層包括：使用流量在從約50sccm至約5000sccm的范圍內的NH3等離子 體來沉積所述含A1介電層。
[0019] 根據本發明的另一個方面，提供了一種用于形成集成電路（1C)結構的方法，包 括：提供包括導電部件的襯底；在所述導電部件上形成覆蓋層，所述覆蓋層的寬度基本上 類似于所述導電部件的寬度；在所述覆蓋層上形成含鋁（A1)介電層；在所述含A1介電層 上形成蝕刻停止層（ESL);在所述ESL上形成低k介電層；以及蝕刻所述低k介電層和所述 ESL以形成與所述導電部件對準的接觸溝槽，其中，所述接觸溝槽的底部位于所述含A1介 電層的表面上。
[0020] 在上述方法中，其中，蝕刻所述低k介電層和所述ESL包括：使用含氟蝕刻劑干蝕 刻所述低k介電層，以及使用熱磷酸（H3P04)濕蝕刻所述ESL，其中，濕蝕刻所述ESL停止于 所述含A1介電層。
[0021] 根據本發明的又一個方面，提供了一種集成電路（1C)結構，包括：襯底，包括第一 導電部件；覆蓋層，在所述第一導電部件上形成并且與所述第一導電部件對準，所述覆蓋層 的寬度基本上類似于所述第一導電部件的寬度；含鋁（A1)介電層，設置在所述覆蓋層上， 所述含A1介電層形成為覆蓋所述覆蓋層和所述襯底；蝕刻停止層（ESL)，設置在所述含A1 介電層上；低k介電層，設置在所述ESL上；以及第二導電部件，填充穿過所述低k介電層和 所述ESL形成的接觸溝槽，所述第二導電部件與所述第一導電部件對準，其中，所述含A1介 電層形成在所述第一導電部件上的所述覆蓋層和所述第二導電部件之間。
[0022] 在上述1C結構中，其中，所述ESL的厚度在從約1 至約2〇〇A的范圍內。
[0023] 在上述1C結構中，其中，所述含A1介電層包括A1、N和0。
[0024] 在上述1C結構中，其中，所述含A1介電層的厚度在從約5A至約3()/\的范圍內。
【附圖說明】
[0025] 當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各個方面。應該 強調的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個 部件的尺寸可以被任意增大或減小。
[0026] 圖1示出了根據本發明的一些實施例的形成包括含鋁（A1)介電層的集成電路 (1C)結構的方法的流程圖。
[0027] 圖2至圖7是根據一個或多個實施例中的本發明的各個方面的構建的、使用圖1 的方法在各個制造階段期間的包括含A1介電層的1C結構的截面圖。
[0028] 圖8和圖9是根據本發明的各個方面的圖5的具有含A1介電層的1C結構的一些 可選實施例。
[0029] 圖10比較了根據本發明一些實施例的暴露于N20等離子體的具有不同的覆蓋方 案的1C結構中的Cu層的表面的反射率。
【具體實施方式】
[0030] 應當理解，以下公開內容提供了許多