自對準作用溝槽觸點的制作方法
【技術領域】
[0001]本發明涉及集成電路的領域。更特定來說，本發明涉及集成電路中的金屬氧化物半導體(MOS)晶體管。
【背景技術】
[0002]可期望在先進技術節點(舉例來說，45納米節點及超越其的節點)上使到MOS晶體管的源極/漏極區的觸點提供均一的低電阻電連接。可進一步期望借助具有充足過程寬容度的過程序列形成所述觸點以為含有所述觸點的集成電路提供所要制作成本。
【發明內容】
[0003]下文呈現簡化
【發明內容】
以便提供對本發明的一或多個方面的基本理解。本
【發明內容】
并非本發明的廣泛概述，且既不打算識別本發明的關鍵或緊要元件，也不打算記述其范圍。而是，本
【發明內容】
的主要目的為以簡化形式呈現本發明的一些概念作為稍后所呈現的更詳細說明的前言。
[0004]可通過以下過程來形成具有自對準觸點的集成電路:在所述集成電路上方形成填充鄰近于MOS柵極的側壁之間的空間的間隙填充電介質層，及將所述間隙填充電介質層向下平面化到含有所述MOS柵極的柵極結構的頂部。在所述間隙填充電介質層及柵極結構上方形成暴露用于所述自對準觸點的區域的觸點圖案；用于所述自對準觸點的所述區域與所述柵極結構的鄰近實例重疊。從用于所述自對準觸點的所述區域移除所述間隙填充電介質層，且隨后移除所述觸點圖案。在所述集成電路上方、在所述柵極結構上及在其中已移除所述間隙填充電介質材料的所述區域中形成觸點金屬層；所述觸點金屬沿著所述側壁的高度鄰接所述側壁。將所述觸點金屬向下平面化到所述柵極結構的所述頂部，從而形成所述自對準觸點。
【附圖說明】
[0005]圖1A到圖1J是含有自對準觸點的實例性集成電路的橫截面，其是以連續制作階段描繪的。
[0006]圖2A到圖2K是含有自對準觸點的另一實例性集成電路的橫截面，其是以連續制作階段描繪的。
[0007]圖3A到圖3C是含有邏輯門中的自對準觸點的實例性集成電路的俯視圖，其是以連續制作階段描繪的。
[0008]圖4A到圖4C是含有靜態隨機存取存儲器(SRAM)單元中的自對準觸點的實例性集成電路的俯視圖，其是以連續制作階段描繪的。
【具體實施方式】
[0009]參考附圖描述本發明。所述圖未按比例繪制且其僅經提供以圖解說明本發明。下文參考用于圖解說明的實例應用來描述本發明的幾個方面。應理解，眾多特定細節、關系及方法經陳述以提供對本發明的理解。然而，所屬領域的技術人員將容易地認識到，可在不使用所述特定細節中的一或多者或者使用其它方法的情況下實踐本發明。在其它實例中，未詳細展示眾所周知的結構或操作以避免使本發明模糊。本發明不受動作或事件的所圖解說明排序限制，這是因為一些動作可以不同次序發生及/或與其它動作或事件同時發生。此夕卜，未必需要所有所圖解說明動作或事件來實施根據本發明的方法。
[0010]可通過以下過程來形成具有自對準觸點的集成電路:在所述集成電路上方形成填充MOS柵極上的側壁之間的空間的間隙填充電介質層，及將所述間隙填充電介質層向下平面化到含有所述MOS柵極的柵極結構的頂部。在所述間隙填充電介質層及柵極結構上方形成暴露用于所述自對準觸點的區域的觸點圖案；用于所述自對準觸點的所述區域與所述柵極結構的鄰近實例重疊。從用于所述自對準觸點的所述區域移除所述間隙填充電介質層，且隨后移除所述觸點圖案。在所述集成電路上方、在所述柵極結構上及向其中已移除所述間隙填充電介質材料的源極/漏極區延伸地形成觸點金屬層；所述觸點金屬沿著所述側壁的高度鄰接所述側壁。將所述觸點金屬向下平面化到所述柵極結構的所述頂部，從而形成所述自對準觸點。
[0011]可在形成觸點金屬層之前或在形成觸點金屬層之后任選地執行替換柵極過程。可在形成所述間隙填充電介質層之前或在從用于所述自對準觸點的所述區域移除所述間隙填充電介質層之后形成所述源極/漏極區上的金屬硅化物。所述觸點圖案還可暴露用于在場氧化物上方延伸的局部互連件的區域。
[0012]可在所述自對準觸點上方形成金屬前電介質(PMD)層，且穿過所述PMD層形成通孔以與所述自對準觸點的至少一部分電連接。可在所述通孔上形成第一層級的金屬互連件。
[0013]圖1A到圖1J是含有自對準觸點的實例性集成電路的橫截面，其是以連續制作階段描繪的。參考圖1A，在包含半導體材料的襯底102中及上形成集成電路100。舉例來說，襯底102可為單晶娃晶片、絕緣體上娃(SOI)晶片、具有不同晶體定向的區的混合定向技術(HOT)晶片或適于制作集成電路100的其它材料。
[0014]集成電路100包含柵極結構104，柵極結構104包含形成于襯底102上的柵極電介質層106及形成于柵極電介質層106上的MOS柵極108。來自先前柵極蝕刻過程的硬掩模材料110可能保留在MOS柵極108上方且因此包含于柵極結構104中。MOS柵極108及柵極電介質層106可能為稍后將在柵極替換序列中被替換的犧牲元件。或者，MOS柵極108及柵極電介質層106可為集成電路100的永久元件。柵極結構104還包含鄰近于MOS柵極108的側壁112。側壁112可具有氮化硅外表面以對后續觸點蝕刻提供所要選擇性。舉例來說，柵極結構104的高度可為50納米到250納米。
[0015]在襯底102中鄰近于柵極結構104形成源極/漏極區114。在本實例中，在形成間隙填充電介質層之前，在源極/漏極區114上形成金屬硅化物116，此可有利地提供穿過源極/漏極區114的較低且較均一的串聯電阻。柵極結構104的實例可按由適用于集成電路100的設計規則規定的最小距離間隔開。在本實例中，在襯底102中形成場氧化物118以將柵極結構104的實例與集成電路100的其它組件橫向隔離。
[0016]參考圖1B，在集成電路100上方形成間隙填充電介質層120，其延伸到金屬硅化物116，鄰近于柵極結構104。間隙填充電介質層120可主要為二氧化硅。可(舉例來說)通過使用原硅酸四乙酯(也稱為四乙氧基硅烷或TEOS)的等離子增強化學汽相沉積(PECVD)過程形成間隙填充電介質層120、通過使用臭氧及TEOS的次大氣壓化學汽相沉積(SACVD)過程形成間隙填充電介質層120或使用甲基倍半硅氧烷(MSQ)的旋涂溶液形成間隙填充電介質層120。間隙填充電介質層120中的通過其它過程形成的在后續觸點蝕刻過程中對側壁112提供所要選擇性的其它電介質材料在本實例的范圍內。間隙填充電介質層120可包含在金屬硅化物116及側壁112上方的氮化硅蝕刻止擋子層(未展示)。
[0017]參考圖1C，平面化過程移除MOS柵極108上方的間隙填充電介質層120，使得間隙填充電介質層120的頂部表面與柵極結構104的頂部表面實質上共面。所述平面化過程可包含化學機械拋光(CMP)過程。平面化過程可包含凹蝕過程，其中在間隙填充電介質層120上方通過旋涂過程形成聚合物平面化層，且后續各向同性等離子蝕刻過程以實質上相等的速率移除聚合物及間隙填充電介質層120，以便對間隙填充電介質層120進行平面化。可能通過平面化過程來暴露MOS柵極108。
[0018]參考圖1D，在間隙填充電介質層120上方形成觸點掩模122以便暴露用于自對準觸點124的區域。用于自對準觸點124的區域與柵極結構104的鄰近實例的側壁112重疊。觸點掩模122可進一步暴露場氧化物118上方用于局部互連件126的區域。舉例來說，觸點掩模122可包含通過光刻過程形成的光致抗蝕劑。形成觸點掩模122以暴露用于自對準觸點124的鄰近實例的毗連區域可有利地為用于形成觸點掩模122的光刻過程提供所要水平的過程寬容度。
[0019]參考圖1E，觸點蝕刻過程移除由觸點掩模122暴露的區域中的間隙填充電介質層120。通過觸點蝕刻過程暴露源極/漏極區114上的金屬硅化物116。舉例來說，所述觸點蝕刻過程可包含使用經緩沖氫氟酸水溶液的濕式蝕刻及/或等離子蝕刻過程。觸點蝕刻過程使側壁112及金屬硅化物116的至少可接受的部分留在原位。在完成觸點蝕刻過程之后移除觸點掩模122。
[0020]參考圖1F，在集成電路100上形成觸點金屬層128，其延伸到且接觸源極/漏極區114上的金屬硅化物116、沿著側壁112的高度接觸側壁112且接觸柵極結構104的頂部。舉例來說，觸點金屬層128可包含通過原子層沉積(ALD)形成的經濺鍍鈦及氮化鈦襯里130，以及通過使用由硅烷及氫還原的六氟化鎢的金屬有機化學汽相沉積(MOCVD)形成的鎢填充金屬132。舉例來說