一種dmos器件及其制備方法
【技術領域】
[0001]本發明涉及半導體結構及其制備技術領域，尤其涉及一種DMOS器件及其制備方法。
【背景技術】
[0002]DMOS (Double-diffused metal-oxi de-semi conductor)是一種以雙擴散 MOS 晶體管為基礎的器件。利用兩種雜質原子的側向擴散深度差，形成自對準的亞微米溝道，可以達到很高的工作頻率和速度，其耐高壓特性常應用于大功率驅動。DMOS與CMOS器件結構類似，也有源、漏、柵等電極，但是漏端擊穿電壓高。DMOS主要有兩種類型，垂直型DMOS和橫向型DM0S。一種典型的橫向具有漏漂移區N型溝道DMOS晶體管結構如圖1所示，該器件采用了平面擴散技術，為了克服短溝道和穿通電壓的矛盾，采用漏漂移區使d的寬度足夠長從而達到擊穿電壓的要求。這種結構明顯的缺點使硅面積的利用率較差。垂直DMOS管的漂移區在體內縱向上，其結構示意圖如圖2所示。而無論是橫向還是縱向DMOS管，都比一般的MOS器件多一個耐壓的漂移區，一個是在表面橫向，一個是體內縱向。由于DMOS晶體管是針對大電流、高電壓而優化設計的，所以DMOS很難在更先進的工藝下(例如40nm工藝或28nm工藝等)實現，單元面積很難減小，集成成本很高，這是本領域技術人員所不期望看到的。
【發明內容】
[0003]針對上述存在的問題，本發明公開一種DMOS器件及其制備方法。
[0004]一種DMOS器件，其中，包括:
[0005]襯底，所述襯底具有第一導電類型；
[0006]深溝槽隔離，設置于所述襯底中，且該深溝槽隔離中設置有多晶硅層和將該多晶硅層與所述襯底予以隔離的第一絕緣層；
[0007]第二絕緣層；位于所述多晶硅層的上表面，且所述第二絕緣層的上表面和所述襯底的上表面平齊；
[0008]柵極結構，位于所述襯底和所述第二絕緣層之上，且通過所述第二絕緣層與所述多晶硅層予以隔離；
[0009]源/漏極，位于所述柵極結構兩側的襯底中，且所述源/漏極具有第二導電類型。
[0010]上述的DMOS器件，其中，所述第一導電類型為P型，所述第二導電類型為N型；或[0011 ] 所述第一導電類型為N型，所述第二導電類型為P型。
[0012]上述的DMOS器件，其中，所述柵極結構包括柵氧化層和覆蓋所述柵氧化層的柵極。
[0013]上述的DMOS器件，其中，所述漏極與所述第一絕緣層和所述第二絕緣層均形成接觸，且所述源極不與所述第一絕緣層和所述第二絕緣層形成接觸。
[0014]一種DMOS器件的制備方法，其中，包括如下步驟:
[0015]提供一具有第一導電類型的襯底；
[0016]于所述襯底中形成深溝槽，并于所述深溝槽的底部及其側壁形成第一絕緣層后，繼續制備多晶硅層充滿所述深溝槽；
[0017]繼續刻蝕去除部分所述第一絕緣層和部分所述多晶硅層，以于所述深溝槽上方形成淺溝槽后，制備第二絕緣層充滿所述淺溝槽；
[0018]于所述襯底的上方形成柵極結構后，于位于所述柵極結構兩側的襯底中形成具有第二導電類型的源/漏極。
[0019]上述的DMOS器件的制備方法，其中，所述第一導電類型為P型，所述第二導電類型為N型；或
[0020]所述第一導電類型為N型，所述第二導電類型為P型。
[0021]上述的DMOS器件的制備方法，其中，采用深反應離子刻蝕的方法于所述襯底中形成深溝槽。
[0022]上述的DMOS器件的制備方法，其中，所述柵極結構包括柵氧化層和覆蓋所述柵氧化層的柵極。
[0023]上述的DMOS器件的制備方法，其中，所述柵氧化層的厚度為2-10nm。
[0024]上述的DMOS器件的制備方法，其中，所述漏極與所述第一絕緣層和所述第二絕緣層均形成接觸，且所述源極不與所述第一絕緣層和所述第二絕緣層形成接觸。
[0025]本發明公開了一種DMOS器件及其制備方法，利用深溝道隔離工藝來實現DMOS管，兼容先進的標準的CMOS工藝，從而提高漏端的擊穿電壓，減小器件的單元面積尺寸，有利于大規模、高密度DMOS單元電路的集成，降低芯片的面積。
【附圖說明】
[0026]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、夕卜形和優點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發明的主旨。
[0027]圖1是一種具有橫向漏漂移區N溝道DMOS晶體管的結構示意圖；
[0028]圖2是一種具有縱向漏漂移區N溝道DMOS晶體管的結構示意圖；
[0029]圖3是采用短溝道隔離與深溝道隔離工藝的晶體管結構示意圖；
[0030]圖4a_41是本發明實施例中制備DMOS器件的流程結構示意圖。
【具體實施方式】
[0031]下面結合附圖和具體的實施例對本發明作進一步的說明，但是不作為本發明的限定。
[0032]目前，隨著IC制造技術的快速發展，CMOS技術工藝的特征線寬越來越小，進入了40nm甚至以下。為了實現高密度、高性能的超大規模集成電路器件和電路，隔離工藝變得越來越重要。目前工藝中常用到的有淺溝槽隔離和深溝槽隔離工藝，它們能夠實現優異的隔離性能，良好的抗鎖定性能以及更高的器件密度。例如，如圖3所示的結構中，晶體管Pl和P2之間使用短溝槽隔離，而N型晶體管與P型晶體管之間的隔離就采用了深溝槽隔離工藝。深溝槽隔離工藝的使用能夠有效降低不同單元結構之間的干擾。
[0033]如圖41所示，本發明提供了一種實現耐壓的DMOS器件，包括:具有第一導電類型的襯底1，該襯底I可以硅襯底或外延層；設置于襯底I中的深溝槽隔離，且該深溝槽隔離中設置有多晶硅層5和將該多晶硅層5與襯底I予以隔離的第一絕緣層4 ;位于多晶硅層5的上表面的第二絕緣層8，且第二絕緣層8的上表面和襯底I的上表面平齊；以及，位于襯底I和第二絕緣層8之上，且通過第二絕緣層8與多晶硅層5予以隔離的柵極結構；位于柵極結構兩側的襯底I中的源/漏極11 (12)，且源/漏極11(12)具有第二導電類型，其中，柵極結構包括柵氧化層9和覆蓋柵氧化層9上的柵極10。
[0034]在本發明的實施例中，第一導電類型為P型，第二導電類型為N型(N溝道)；或第一導電類型為N型，第二導電類型為P型(P溝道)，這并不影響本發明的目的。
[0035]在本發明一個優選的實施例中，漏極12與第一絕緣層4和第二絕緣層5均形成接觸，且源極11不與第一絕緣層4和第二絕緣層5形成接觸。
[0036]可選但非限制，柵極結構將第二絕緣層5的頂部予以覆蓋，同時在襯底的水平方向上遠離漏極12做橫向延伸。
[0037]由圖41可以看出，晶體管的漏端與源端之間通過深層隔離形成了三維立體的漂移區，從而可以大大增加晶體管的擊穿電壓，因而可以在先進的工藝來實現DMOS器件，例如40nm標準CMOS工藝。
[0038]本發明還提供了一種DMOS器件的制備方法，具體包括如下步驟:
[0039]步驟SI，提供一具有第一導電類型的襯底1，該第一導電類型可以為P型或N型，該襯底I可以為硅襯底或外延層，如圖4a所示的結構。
[0040]步驟S2，于襯底I的表面形成一層刻蝕掩膜2，在本發明的實施例中，通過化學氣相沉積的方法于襯底I的表面形成刻蝕掩膜2，形成如圖4b所示的結構。
[0041]步驟S3，于刻蝕掩膜2的上表面沉積一層光刻膠，經曝光、顯影后，具有窗口圖形的光阻，以該光阻為掩膜于刻蝕掩膜2中形成光刻窗口，如圖4c所示的結構。
[0042]步驟S4，繼續以刻蝕掩膜2為掩膜于襯底I中形成深溝槽3，在本發明的實施例中，采用深溝槽隔離工藝于襯底I中形成深溝槽3，優選的，可采用深反應離子刻蝕(DRIE)的方法對襯底I進行深溝槽刻蝕，形成該深溝槽3，如圖4d所示的結構。
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