一種高隔離性的n型LDMOS器件及其制造方法
【技術領域】
[0001]本申請涉及一種半導體器件，特別是涉及一種LDMOS (橫向擴散MOS晶體管)器件。
【背景技術】
[0002]請參閱圖1，這是一種現有的η型LDMOS器件的剖面結構示意圖。在P型硅襯底(或外延層)100中具有η型輕摻雜的漂移區101和重摻雜P阱二 192，后者作為體區。在硅襯底100中還有環形的輕摻雜P阱一 131包圍在漂移區101和體區192外側。在輕摻雜P阱一 131中還具有環形的重摻雜P阱一 191。在重摻雜P阱一 191中具有環形的P型重摻雜的襯底引出區221。在體區192中具有P型重摻雜的體區引出區225和η型重摻雜的源極223。在漂移區101中具有η型重摻雜的漏極224。在硅襯底100的表面具有多個介質材料的隔離結構。其中，環形的隔離結構一 171包圍在襯底引出區221的外側。環形的隔離結構170在襯底引出區221的內側，且在漏極224和體區引出區225的外側。隔離結構四174在柵極210和漏極224之間。在部分體區192、部分漂移區101之上具有柵氧化層200。在柵氧化層200和部分隔離結構四174之上具有多晶硅柵極210。
[0003]上述η型LDMOS器件具有如下缺點:
[0004]其一，由于P型體區192位于P型硅襯底100中，因而不能實現體區與襯底的電學隔離。
[0005]其二，不能應用于高端電路。請參閱圖2,這是η型MOS晶體管的高端(high side)電路示意圖，其漏極連接電源，源極和體區弓I出區連接負載然后接地。如果上述η型LDMOS器件應用于高端電路，則由于體區與襯底不能隔離，而導致源極和體區引出區和襯底三者連接負載然后接地。當上述η型LDMOS器件導通時，負載電位抬高，同時使源極和體區引出區和襯底三者電位也抬高，影響了器件和襯底之間正常的電學隔離。
[0006]其三，不能應用于漏極加負壓、襯底接地的情況。如果硅襯底100接地，同時漏極224加負電壓，那么P型硅襯底100與η型漂移區101之間所形成的PN結就會正向偏置而導通，不能實現η型漂移區101中的η型漏極224與襯底的電學隔離。
[0007]請參閱圖3，這是另一種現有的η型LDMOS器件的剖面結構示意圖。與圖1相比，其用輕摻雜的深η阱120取代了漂移區101。在圖1中，漂移區101與體區192大致具有相同結深，且互不包括，兩者或者不接觸，或者僅側面接觸。在圖3中，深η阱120包圍住了體區192。由于深η阱120的存在，實現了體區192與硅襯底100之間的電學隔離，因而可以應用于高端電路。但是圖3所示器件仍然不能應用于漏極加負壓、襯底接地的情況。
[0008]請參閱圖4，這是又一種現有的η型LDMOS器件的剖面結構示意圖。在P型輕摻雜的硅襯底(或外延層)100中具有輕摻雜的深η阱120和輕摻雜P阱一 131。環形的輕摻雜P阱一 131包圍在深η阱120的外側。在深η阱120中具有輕摻雜ρ阱二 132和重摻雜η阱二 180，環形的重摻雜η阱二 180包圍在輕摻雜ρ阱二 132的外側。在輕摻雜P阱二 132中具有重摻雜ρ阱二 192和重摻雜η阱一 150，環形的重摻雜ρ阱二 192包圍在重摻雜η阱一 150的外側。在部分的重摻雜ρ阱二 192和部分的重摻雜η阱一 150之上具有柵氧化層200。在柵氧化層200和緊鄰的部分隔離結構四174之上具有多晶硅柵極210。在輕摻雜P阱一 131中具有環形的重摻雜ρ阱一 191。在重摻雜ρ阱一 191中具有環形的ρ型重摻雜襯底引出區221。在重摻雜η阱二 180中具有環形的η型重摻雜的保護環引出區222。在重摻雜ρ阱二 192中具有η型重摻雜的源極223和環形的ρ型重摻雜的體區引出區225。在重摻雜η阱一 150中具有η型重摻雜的漏極224。在硅材料的表面具有多個隔離結構171?175。環形的隔離結構一 171包圍在襯底引出區221的外側。環形的隔離結構二 172位于襯底引出區221和保護環引出區222之間。環形的隔離結構173位于保護環引出區222和體區引出區225之間。隔離結構四174位于重摻雜η阱一 150中，且位于多晶硅柵極210和漏極224之間。隔離結構五175位于漏極224和體區引出區225之間。
[0009]與圖3相比，圖4新增了保護環引出區222，并由深η阱120兼做保護環。由于在深η阱120中又新增了輕摻雜ρ阱二 132，因而可以應用于漏極加負壓、襯底接地的情況。但是如果襯底引出區221和保護環引出區222之間呈現反向偏置，則由于深η阱120的結深很大，難以完全耗盡，因而耐壓受到限制。
【發明內容】
[0010]本申請所要解決的技術問題是提供一種具有高隔離性的η型LDMOS器件，其高隔離性體現在:
[0011]其一，實現體區與襯底之間的電學隔離，以滿足高端電路的應用需求。
[0012]其二，實現襯底與保護環之間的高壓差的電學隔離，耐壓達到100V以上，例如達到 100 ?200V。
[0013]其三，實現漏極與保護環之間的電學隔離，以滿足漏極加負壓的應用需求。
[0014]為解決上述技術問題，本申請高隔離性的η型LDMOS器件在ρ型輕摻雜的硅襯底或外延層中具有輕摻雜的深η阱、輕摻雜η阱和輕摻雜ρ阱一；環形的輕摻雜η阱包圍在深η阱的外側；環形的輕摻雜P阱一包圍在輕摻雜η阱的外側；
[0015]在深η阱中具有輕摻雜ρ阱二 ；在輕摻雜P阱二中具有重摻雜η阱一和環形的重摻雜P阱二 ；在重摻雜P阱二中具有η型重摻雜的源極和環形的P型重摻雜的體區引出區；在重摻雜η阱一中具有η型重摻雜的漏極；在部分的重摻雜P阱二和部分的重摻雜η阱一之上具有柵氧化層；在柵氧化層和緊鄰的部分隔離結構四之上具有多晶硅柵極；
[0016]在輕摻雜P阱一中具有環形的重摻雜P阱一；在重摻雜P阱一中具有環形的P型重摻雜襯底引出區；
[0017]在輕摻雜η阱中具有環形的重摻雜η阱二 ；在重摻雜η阱二中具有環形的η型重摻雜的保護環引出區；
[0018]在硅材料的表面具有多個隔離結構；環形的隔離結構一包圍在襯底引出區的外側；環形的隔離結構二位于襯底引出區和保護環引出區之間；環形的隔離結構三位于保護環引出區和體區引出區之間；隔離結構四位于重摻雜η阱一中，且位于多晶硅柵極和漏極之間；隔離結構五位于漏極和體區引出區之間。
[0019]本申請的高隔離性的η型LDMOS器件的制造方法包括如下步驟:
[0020]第I步，在ρ型硅襯底或外延層的表面熱氧化生長出一層屏蔽氧化層，然后在硅襯底中進行離子注入以形成輕摻雜的深η阱；
[0021]第2步，在硅襯底中進行離子注入以形成環形的輕摻雜P阱一，包圍在深η阱的外側；同時在深η阱中形成輕摻雜ρ阱二 ；
[0022]第3步，在硅襯底中進行離子注入以形成環形的輕摻雜η阱，其位于輕摻雜ρ阱一的內側，且包圍在深η阱的外側；
[0023]第4步，在輕摻雜ρ阱二中進行離子注入以形成重摻雜η阱一；
[0024]第5步，先在屏蔽氧化層之上淀積一層氮化硅，再采用局部氧化或淺槽隔離工藝在硅材料表面形成各個隔離結構，然后去除剩余的氮化硅；
[0025]第6步，在輕摻雜η阱中進行離子注入以形成環形的重摻雜η阱二 ；在輕摻雜ρ阱一中進行離子注入以形成環形的重摻雜P阱一，同時在輕摻雜P阱二中也形成環形的重摻雜P阱二；
[0026]第7步，先去除所有屏蔽氧化層，再在硅材料的表面熱氧化生長一層柵氧化層，接著在柵氧化層和各個隔離結構之上淀積一層多晶硅，最后刻蝕為多晶硅柵極；
[0027]第8步，先去除除了多晶硅柵極下方以外區域的柵氧化層，再在重摻雜ρ阱一中進行離子注入形成環形的P型重摻雜的襯底引出區，同時在重摻雜P阱二中也形成環形的P型重摻雜的體區引出區；在重摻雜η阱二中進行離子注入以形成環形的η型重摻雜的保護環引出區，同時在重摻雜P阱二中也形成η型重摻雜的源極，同時在重摻雜η阱一中也形成η型重摻雜的漏極。
[0028]本申請高隔離性的η型LDMOS器件可以實現體區與襯底之間的電學隔離、襯底與保護環之間的電學隔離、漏極與保護環之間的電學隔離。
【附圖說明】
[0029]圖1是現有的η型LDMOS器件的結構示意圖一；
[0030]圖2是η型MOS器件的聞端電路的連接關系不意圖；
[0031]圖3是現有的η型LDMOS器件的結構示意圖二 ；
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