一種FinFET器件及其制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種具有溝道凹槽的FinFET器件及其制造方法。
【背景技術】
[0002]鰭式場效應晶體管(FinFET)是用于22nm及以下工藝節點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應。
[0003]現有的制作FinFET的工藝通常包括下述步驟:首先，在硅基體上形成一掩埋氧化物層以制作絕緣體上硅(SOI)結構；接著，在所述絕緣體上硅結構上形成一硅層，所述硅層可以是單晶硅或者多晶硅；然后，圖形化所述硅層，并蝕刻經圖形化的所述硅層以形成FinFET的鰭片(Fin)。接下來,可以在Fin的兩側形成柵極,并在Fin的兩端形成鍺娃應力層，以提升柵極下方的Fin中的溝道區的載流子遷移率。由于Fin通常具有較大的深寬比且柵極搭接在Fin的兩側和頂部，因此，在在Fin的兩端形成的鍺硅應力層的應力并不容易施加給柵極下方的Fin中的溝道區。為了解決這一問題，現有的解決方案是提高鍺硅應力層中的鍺的含量。但是，這需要精確控制外延生長鍺硅應力層時的工藝參數，由此增加生產成本，控制精度常常存在偏差。
[0004]因此，需要提出一種方法，以解決上述問題。
【發明內容】
[0005]針對現有技術的不足，本發明提供一種FinFET器件的制造方法，包括:提供形成有掩埋氧化物層的半導體襯底，在所述掩埋氧化物層上形成有鰭片，在所述鰭片的頂部形成有硬掩膜層；在所述鰭片的兩側和頂部形成犧牲柵極材料層；去除所述犧牲柵極材料層兩側的硬掩膜層，并在露出的所述鰭片上形成鍺硅應力層；沉積并研磨層間介電層，以覆蓋所述鍺硅應力層和所述掩埋氧化物層并露出所述犧牲柵極材料層的頂部；去除所述犧牲柵極材料層的同時，蝕刻部分所述鰭片，以在所述硬掩膜層的下方形成溝道凹槽。
[0006]進一步，形成所述鰭片和位于所述鰭片的頂部的硬掩膜層的步驟包括:在所述掩埋氧化物層上依次沉積構成所述鰭片的硅層和所述硬掩膜層；在所述硬掩膜層上形成具有所述鰭片的圖案的光刻膠層；以所述光刻膠層為掩膜，依次蝕刻所述硬掩膜層和所述硅層，形成所述鰭片和位于所述鰭片的頂部的硬掩膜層；通過灰化去除所述光刻膠層。
[0007]進一步，采用濕法蝕刻實施去除所述犧牲柵極材料層兩側的硬掩膜層，采用選擇性外延生長工藝形成所述鍺硅應力層。
[0008]進一步，采用干法蝕刻去除所述犧牲柵極材料層。
[0009]進一步，采用干法蝕刻或濕法蝕刻形成所述溝道凹槽。
[0010]進一步，所述干法蝕刻的蝕刻氣體為以HBr為基礎的蝕刻氣體，所述濕法蝕刻的腐蝕液為四甲基氫氧化銨。
[0011]進一步，所述溝道凹槽的深度為l_4nm，形成所述溝道凹槽的過程中，所述鰭片的高度不變。
[0012]進一步，形成所述溝道凹槽之后，還包括下述步驟:形成高k介電層，填充所述溝道凹槽的同時，覆蓋所述掩埋氧化物層和所述硬掩膜層；形成金屬柵極，覆蓋所述高k介電層和所述層間介電層；執行化學機械研磨直至露出所述層間介電層時終止。
[0013]進一步，所述金屬柵極包括自下而上依次層疊的功函數設定金屬層、阻擋層和金屬柵極材料層。
[0014]本發明還提供一種采用上述制造方法中的任一方法制造的FinFET器件。
[0015]根據本發明，通過形成所述溝道凹槽來增強所述鍺硅應力層施加于溝道區的應力，避免通過提升所述鍺硅應力層的鍺含量來增強所述應力所存在的精度控制問題，使所述鰭片具有完全耗盡型器件的特性。
【附圖說明】
[0016]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0017]附圖中:
[0018]圖1A-圖1E為根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的俯視圖；
[0019]圖2A-圖2E為分別對應于圖1A-圖1E的沿著柵極的走向得到的器件的示意性剖面圖；
[0020]圖3為根據本發明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0021]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0022]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的具有溝道凹槽的FinFET器件及其制造方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0023]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0024][示例性實施例]
[0025]參照圖1A-圖1E和圖2A-圖2E，其中示出了根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的俯視圖和對應的沿著柵極的走向得到的器件的示意性剖面圖。
[0026]首先，如圖1A和圖2A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅等。在本實施例中，半導體襯底100的構成材料選用單晶硅。
[0027]接下來，在半導體襯底100上依次沉積掩埋氧化物層101、硅層和硬掩膜層103。在本實施例中，所述沉積為低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)、物理氣相沉積(PVD )、原子層沉積(ALD )和分子束外延(MBE )中的一種。在本實施例中，掩埋氧化物層101是硅氧化物層；硅層是單晶硅，其表面晶向為〈110〉、〈100〉或其它晶向，用以形成FinFET器件的鰭片(Fin);硬掩膜層103的材料優選氮化娃。
[0028]接下來，圖形化硬掩膜層103和硅層以形成鰭片102，其步驟包括:在硬掩膜層103上形成具有鰭片102的圖案的光刻膠層；以所述光刻膠層為掩膜，依次蝕刻硬掩膜層103和硅層，形成鰭片102 ;通過灰化去除所述光刻膠層。
[0029]接著，如圖1B和圖2B所示，在鰭片102的兩側和頂部形成犧牲柵極材料層104，作為示例，犧牲柵極材料層104的材料包括多晶硅或無定形碳，優選多晶硅。形成犧牲柵極材料層104的方法為本領域所公知，在此不再加以贅述。
[0030]接下來，去除犧牲柵極材料層104兩側的硬掩膜層103，并在露出的鰭片102上形成鍺硅應力層105。在本實施例中，采用濕法蝕刻實施所述去除，采用選擇性外延生長工藝形成鍺硅應力層105，所述選擇性外延生長工藝可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
[0031]接著，如圖1C和圖2C所示，沉積層間介電層106，覆蓋犧牲柵極材料層104、鍺硅應力層105和掩埋氧化物層101。在本實施例中，所述沉積為低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉