一種無結型多摻雜場效應晶體管的制作方法
【技術領域】
[0001]本發明屬于半導體器件制造領域，具體涉及一種無結型多摻雜場效應晶體管。
【背景技術】
[0002]隨著半導體技術的不斷發展，半導體器件的尺寸不斷縮小，驅動電流等性能不斷提升，功耗不斷降低，同時也面臨越來越嚴重的短溝效應，越來越復雜的半導體制造工藝以及較高的生產成本。
[0003]抑制短溝效應的一種有效方法就是增強柵控能力，雙柵、三柵、圓柱環柵等柵結構被不斷提出，相比傳統的單柵結構器件，多柵結構器件能夠在多個方向控制溝道，柵控能力顯著增強，所以能夠有效的提升器件的短溝性能。
[0004]當器件溝道長度進入深納米尺度以后，傳統反型溝道器件的源漏突變PN結的摻雜濃度需要在幾納米之內變化幾個數量級，實現這種大濃度梯度對于摻雜技術和熱裕量設計都會帶來很大的困難，并且這些復雜工藝的制造成本很高，影響半導體器件的批量化生產。此外，突變PN結空間電荷區的極限尺寸是納米量級的，所以突變PN結的存在從物理本質上限定了溝道長度的進一步縮小。為了克服這些困難，源漏區和溝道區摻雜類型和濃度一致的無結型場效應晶體管被提出。由于源漏區和溝道區交界處不存在濃度梯度，器件溝道尺寸進入深納米以后仍能正常工作，并且制造工藝實現簡單，生產成本降低。
[0005]常規無結晶體管襯底材料為硅或SOI，襯底上面是硅等半導體材料形成的源區、漏區和溝道區，源區、漏區分別位于溝道區的兩側，源區、漏區和溝道區的摻雜類型和摻雜濃度都一樣。對于P型摻雜無結晶體管，摻雜雜質一般為硼等雜質，典型的摻雜濃度為l*1019cm_3至l*102°cm_3。溝道上面覆蓋有柵介質層，柵介質層上面覆蓋有柵電極層。
[0006]對于常規無結晶體管，源區、漏區和溝道區摻雜類型和濃度都是一樣的，如果摻雜濃度較高，器件的短溝性能會迅速下降；如果摻雜濃度較低，源漏電阻迅速增大造成驅動電流下降。所以，在單一摻雜濃度下，器件性能不能達到理想的狀態。
【發明內容】
[0007]本發明的目的旨在解決上述問題，提出一種無結型多摻雜場效應晶體管，適用于制造極短溝道晶體管，能夠有效抑制器件短溝效應，提高器件的驅動能力，降低器件對于工藝浮動的敏感性。本器件形成方法與常規CMOS工藝兼容，制造工藝簡單，生產成本低。
[0008]本發明提出的無結型多摻雜場效應晶體管包括:襯底、源區、溝道區、漏區、柵介質層、柵電極層:所述襯底位于結構最下面，所述源區、溝道區、漏區位于襯底之上；所述源區和漏區分別形成于溝道區兩側；所述源區和漏區結構相同，并與溝道區中心對稱；所述源區、溝道區、漏區厚度均勻一致；所述源區、溝道區、漏區為硅材料；所述源區和漏區摻雜類型和濃度相同；所述溝道區的摻雜類型與源區和漏區相同；其特征在于；所述溝道區的摻雜濃度與源區和漏區不相同；還包括形成于柵介質層和柵電極層側面的間隔區。
[0009]所述溝道區的摻雜濃度在5*1016cnT3至5*10 17CnT3之間。
[0010]所述源區和漏區的摻雜濃度為溝道區摻雜濃度的100倍，在5*1018cm_3至5*1019cm_3 之間。
[0011]所述柵介質層覆蓋在整個溝道區的外表面；所述柵介質層為高k氧化鉿材料介質層；
[0012]所述柵介質層厚度為I納米。
[0013]所述柵電極層覆蓋在整個柵介質層的外表面；所述柵電極層為氮化鈦材料；所述柵電極層功函數為4.6電子伏特。
[0014]所述間隔區為氮化硅材料。
[0015]本發明的特點及有益效果:
[0016]本發明提出的無結型多摻雜場效應晶體管，與常規無結晶體管最主要的區別是采用了多摻雜，即溝道區和源區、漏區采用不同的摻雜濃度，并且為了實現多摻雜需要增加隔離區。溝道區摻雜濃度與源區和漏區不同，可以根據性能需要分別進行獨立調整。降低溝道區摻雜濃度，能夠大幅提升器件的短溝性能，特別是降低閾值電壓滾降和漏致勢皇降低，減小器件亞閾值擺幅，降低器件對于工藝浮動的敏感性；增大源區和漏區的摻雜濃度，能夠有效減小器件的源漏電阻，進而大幅提升器件的驅動能力。由于溝道區摻雜類型與源區和漏區一致，溝道與源漏之間不存在突變PN結，所以本發明提出的無結型多摻雜場效應晶體管依然保持了工藝簡單的特點，生產成本較低，溝道長度進入深納米尺度以后晶體管仍然可以工作。本發明提出的無結型多摻雜場效應晶體管柵介質層采用高k氧化鉿材料，可以在保持介質層物理厚度不變的情況下，獲得更小的等效介電厚度，可以有效提升晶體管的短溝性能。本發明提出的無結型多摻雜場效應晶體管為下一代極小尺寸、高性能器件批量化生產和應用提供了一種有效的方案。
【附圖說明】
[0017]圖1本發明提出的實施例無結型多摻雜三柵場效應晶體管的三維結構示意圖。
[0018]圖2本發明提出的實施例無結型多摻雜三柵場效應晶體管的XY截面示意圖。
[0019]圖3為實施例晶體管與常規晶體管在不同溝道長度下閾值電壓滾降的對比。
[0020]圖4為實施例晶體管與常規晶體管在不同溝道長度下漏致勢皇降低的對比。
[0021]圖5為實施例晶體管與常規晶體管在不同溝道長度下亞閾值擺幅的對比。
[0022]圖6為實施例晶體管與常規晶體管閾值電壓對溝道寬度敏感性的對比。
[0023]圖7為實施例晶體管與常規晶體管漏致勢皇降低對溝道寬度敏感性的對比。
[0024]圖8為實施例晶體管與常規晶體管亞閾值擺幅對溝道寬度敏感性的對比。
【具體實施方式】
[0025]下面結合附圖，并通過具體的實施例對本發明進行進一步的詳細說明。
[0026]本發明提出的無結型多摻雜場效應晶體管的一個實施例的三維結構示意圖如圖1所示，實施例中晶體管具有三柵結構。為描述方便，根據坐標軸定義方向:x軸負方向為“上”，X軸正方向為“下”，Y軸負方向為“前”，Y軸正方向為“后”，Z軸負方向為“左”，Z軸正方向為“右”。實施例最下部是襯底101 ;襯底之上從前往后依次是源區102、溝道區、漏區105，溝道區沿X方向的長度稱為溝道厚度，溝道區沿Y方向的長度稱為溝道長度，溝道區沿Z方向的長度稱為溝道寬度，整個溝道區被其外側的柵介質層103所覆蓋，故圖1中未顯示溝道區；覆蓋在柵介質層外側的是柵電極層104 ;為了示圖清晰，間隔區未在圖1中顯示。
[0027]圖2所示為圖1中實施例在XY平面內的截面示意圖，截面位置在溝道寬度的中心處。圖2最下部是襯底201 ;襯底之上分別是源區202、溝道區206、漏區205 ;溝道區上面是柵介質層203 ;柵介質層上面是柵電極層204 ;柵介質層和柵電極層兩側分別是間隔區207和間隔區208。
[0028]本實施例的各組成的具體參數進一步說明如下:
[0029]襯底201為絕緣襯底上的硅(SOI)，其中二氧化硅絕緣層厚度為0.3um。
[0030]源區202和漏區205都是高摻雜硅材料，摻雜類型為P型，摻雜雜質為硼，摻雜濃度為l*1019cm_3。溝道區206是低摻雜硅材料，摻雜類型為P型，摻雜雜質為硼，摻雜濃度為l*1017cnT3。源區202、漏區205、溝道區206均為立方體，厚度均為10nm，寬度均為1nmjjg區202和漏區205長度為30nm，溝道區206長度為20nm。
[0031]柵介質層203是氧化鉿材料，其