非易失性半導體存儲裝置的制造方法
【專利說明】非易失性半導體存儲裝置
[0001]相關申請的交叉引用
[0002]本申請是基于2013年11月13日提交的申請號為61/903，460的美國臨時專利申請并要求該申請的優先權益，該申請的全部內容通過弓I用的方式并入于此。
技術領域
[0003]本文所公開的實施例一般地涉及一種非易失性半導體存儲裝置。
【背景技術】
[0004]一般要求減小諸如NAND閃存的非易失性半導體存儲裝置中的芯片尺寸。這通常是通過減小所謂的NAND串的長度來實現。減小存儲基元(cell)和選擇柵(gate)之間的距離對于減小NAND串的長度是有效的。然而，減小存儲基元和選擇柵之間的距離可能增大在存儲基元和選擇柵之間出現的漏電流的量。
【發明內容】
[0005]本發明的實施例實現一種在不增大存儲基元和選擇柵之間的漏電流量的情況下能夠減小存儲基元和選擇柵之間距離的非易失性半導體存儲裝置。
[0006]在一個實施例中，非易失性半導體存儲裝置包括NAND串，該NAND串包括布置在第一方向上的存儲基兀和布置為在第一方向上與位于存儲基兀的末端的第一存儲基兀相鄰的選擇柵。第一間隙布置在存儲基元之間，并且第二間隙布置在第一存儲基元和選擇柵之間。此外，在橫截面形狀中，第二間隙的上端高于第一間隙的上端，并且第二間隙的上部彎曲。
【附圖說明】
[0007]圖1是示意性說明在一個實施例的NAND閃存裝置中設置的存儲基元塊的電氣配置的方框圖的一個實例。
[0008]圖2是部分存儲基元區域M的平面布局的一個示意性實例。
[0009]圖3A和3B是示意性說明一個實施例的NAND閃存裝置的垂直剖視圖的實例。
[0010]圖4A是氣隙AGl的放大剖視圖的一個示意性實例，而圖4B是氣隙AG2的放大剖視圖的一個示意性實例。
[0011]圖5A到5C是按照時間順序說明選擇柵SG附近的絕緣膜22的形成的剖視圖的示意性實例。
[0012]圖6A到14A和圖6B到14B分別例示了一個實施例的NAND閃存裝置的制造工藝流程的一個階段。
[0013]圖15是字線WL的接合部分的平面圖的一個實例。
【具體實施方式】
[0014](第一實施例)
[0015]通過參考圖1至圖15的NAND閃存裝置應用在下文中描述非易失性半導體存儲裝置的第一實施例。在接下來的描述中，功能和結構相同的元件標以相同的附圖標記。附圖沒有按照比例繪制，因此，不反映特征(例如厚度與平面尺寸的相互關系和不同層的相對厚度)的實際測量結果。此外，方向性術語(例如上、下、低、左、右)被用于帶假設的相關上下文中，該假設是指后面所描述的半導體襯底的表面朝上，并在這個表面上形成了電路。這樣，方向性術語不一定對應于基于重力加速度的方向。在接下來的描述中，為了便于說明而使用XYZ正交坐標系。在該坐標系中，X方向和Y方向指不方向平行于半導體襯底的表面的方向，并彼此正交。X方向指示的是字線WL延伸的方向，并且Y方向(正交于Y方向)指示的是位線BL延伸的方向。本實施例基于作為非易失性半導體存儲裝置的一個實例的NAND閃存來描述，并且在任何適用的時候將參考互換性技術。
[0016]圖1是說明NAND閃存裝置的存儲基元塊的電氣配置的示意圖的一個實例。如圖1所示，NAND閃存裝置I主要包含通過以矩陣布置的多個存儲基元來配置的存儲基元陣列Ar。
[0017]位于存儲基元區域M中的存儲基元陣列Ar包括多個單位(unit)存儲基元UC。單位存儲基元UC包括連接到位線BLci到BLlri的選擇晶體管STD和連接到源極線(sourceline) SL的選擇晶體管STS。在選擇晶體管STD和STS之間，m (m=2k，例如)個串聯連接的存儲基元晶體管MTtl到MTnri，布置在選擇晶體管STD和STS之間。
[0018]單位存儲基元UC構成存儲基元塊，并且多個存儲基元塊構成存儲基元陣列Ar。單個塊包含沿著行方向(如圖1所示的左和右方向)排列的η個單位存儲基元UC。存儲基元陣列Ar構成沿著列方向(如圖1所示的上和下方向)排列的多個塊。為簡單起見圖1僅示出了一個塊。
[0019]選擇晶體管STD的柵極被連接到控制線S⑶。連接到位線BLtl到BLlri的第m個存儲基元晶體管MTnri的控制柵極被連接到字線WLlrt。連接到位線BLtl到BLlri的第三存儲基元晶體管MT2的控制柵極被連接到字線WL2。連接到位線BLtl到BLlri的第二個存儲基元晶體管MT1的控制柵極被連接到字線WL115連接到位線BLtl到BLlri的第一存儲基元晶體管MT。的控制柵極被連接到字線WU。連接到源極線SL的選擇晶體管STS的柵極被連接到控制線SGS。控制線S⑶、字線WLtl至WLnr1、控制線SGS和源極線SL分別和位線BLtl到BLlri交叉(intersect)。位線BLtl至BLlri被連接到未示出的感測放大器。
[0020]在行方向上排列的單位存儲基元UC的選擇晶體管STD的柵電極被公共的控制線SGD電連接。類似地，在行方向上排列的單位存儲基元UC的選擇晶體管STS的柵電極被公共的控制線SGS電連接。每個選擇晶體管STS的源極被連接到公共的源極線SL。在行方向上排列的單位存儲基元UC的存儲基元晶體管MTtl至MTnrl的柵電極各自分別被字線WLtl至WLnrl電連接。
[0021]圖2是部分存儲基元區域M的平面布局的一個示意性實例。為簡單起見，字線WLtl至WLnri和存儲基元晶體管MTtl至MTnrl在下文中也被稱為字線WL和存儲基元晶體管MT。
[0022]如圖2所示，源極線SL、控制線SGS和控制線S⑶分別在X方向上(如圖1所示的行方向)延伸，并且在Y方向上(如圖1所示的列方向)彼此分隔。
[0023]元件隔離區域Sb在Y方向上延伸。該元件隔離區域Sb采用STI (淺溝槽隔離)結構，其中溝槽填充有絕緣膜。元件隔離區域Sb在X方向上彼此以預定的距離隔開。這樣，在X方向上，元件隔離區域Sb隔離了沿Y方向形成在半導體襯底2的表層中的元件區域Sa。換句話說，元件隔離區域Sb位于元件隔離區域Sa之間，意味著半導體襯底，被元件隔離區域Sb劃定為元件區域Sa。未示出的位線BL沿Y方向排列，從而被布置在元件區域Sa的上方，并且以預定距離彼此隔離。位線BL通過位線接頭(contact) BLC而被連接到元件區域
Sb ο
[0024]字線WL延伸在正交于元件區域Sa的方向上(如圖2所示的X方向)。字線WL在Y方向上彼此分隔預定的距離。在位于與字線WL的交叉處的元件區域Sa的上方，布置存儲基元晶體管MT。在Y方向上相鄰的存儲基元晶體管MT構成也被稱為存儲基元串的NAND串的一部分。
[0025]在位于與控制線SGS和S⑶的交叉處的元件區域Sa的上方，布置選擇晶體管STS和STD。選擇晶體管STS和STD被布置為在Y方向上與位于NAND串兩端的存儲基元晶體管MT (存儲基元MGl)的外側相鄰。
[0026]連接到源極線SL的選擇晶體管STS在X方向上排列，并且選擇晶體管STS的柵電極通過控制線SGS而電互連。選擇晶體管STS的柵電極形成在與控制線SGS交叉的元件區域Sa的上方。源極接頭SLC被設置在源極線SL和位線BL的交叉處。
[0027]選擇晶體管STD在X方向上排列，并且選擇晶體管STD的柵電極通過控制線SGD而電互連。選擇晶體管STD的柵電極形成在與控制線SGD交叉的元件區域Sa的上方。位線接頭BLC被設置在位于相鄰的選擇晶體管STD之間的元件區域Sa中。
[0028]先前的描述概述了第一實施例的NAND閃存裝置的基本結構。
[0029]第一實施例的結構將參照圖3A和3B被詳細描述。圖3A和3B是示意性說明第一實施例的NAND閃存裝置I的結構的垂直剖視圖的實例。圖3A是沿著圖2的線3A-3A截取的橫截面結構的剖視圖的一個實例。圖3B是沿著圖2的線3B-3B截取的橫截面結構的剖視圖的一個實例。
[0030]圖3A說明了存儲基元區域的橫截面結構。
[0031]參考圖3A，存儲基元MG被設置在半導體襯底10的上方。具有P導電性(conductivity)類型的硅襯底可以被用作半導