一種具有超深溝槽的瞬態電壓抑制器結構的制作方法
【技術領域】
[0001]本發明涉及半導體技術領域，特別是涉一種具有超深溝槽的瞬態電壓抑制器結構。
【背景技術】
[0002]瞬態電壓抑制器(Transient Voltage Suppressor，簡稱TVS)是一種基于二極管形式的高性能保護器件，用來保護系統免于遭受各種形式的瞬態高壓和浪涌的沖擊。如圖1所示，TVS I在線路板上與被保護電路2并聯。在正常工作條件下，TVSl在被保護電路2上呈現高阻抗狀態。在ESD或其他形式的浪涌沖擊下，TVSl能以10-12皮秒量級的速度開啟，將其高阻抗變為低阻抗，吸收高達數千瓦的浪涌功率，并將兩極間的電壓箝位于一個預定值，有效地保護電子線路中的精密元器件免受ESD和各種形式的浪涌脈沖的損壞。由于它具有響應時間快、瞬態功率大、箝位電壓低、漏電流低等優點，目前已廣泛應用于交/直流電源、計算機系統、平板電腦、智能手機、家用電器、通信設備、安防、汽車和工業儀器儀表等各個領域。
[0003]然而，現有的TVS器件大多是一個平面二極管結構(如圖2所示)，平面TVS能夠承受的流過器件的瞬態電流和其結面積成正比。因此，為了能夠承受千瓦級的浪涌功率，平面TVS芯片的尺寸需要做得很大。因此這種平面結構不僅使器件的反向漏電流難以做得很低，同時也增加的芯片的成本。當今的電子設備對TVS器件的性能(如浪涌能力、漏電流等)有很高的要求，尺寸也是越小越好。而傳統的平面TVS無法將千瓦級的大功率TVS芯片從傳統的D0-214AA (SMB)和D0-214AB (SMC)封裝轉移到更小的封裝如D0-214AC (SMA)或其他形式的封裝(SOD封裝和DFN封裝)里。
[0004]因此，在本領域內，急需一種可以在更小的芯片尺寸上承載更大的浪涌功率(千瓦級)或兩用功率的TVS器件。
【發明內容】
[0005]本發明提供一種具有超深溝槽的瞬態電壓抑制器結構，具體而言是，一種具有超深溝槽(Ultra-deep Trench，簡稱UDT)的率瞬態電壓抑制器(Transient VoltageSuppressor，簡稱 TVS)結構。
[0006]本發明所揭示的一種具有超深溝槽的瞬態電壓抑制器結構，其包含一具有第一導電類型(P型或N型)的摻雜硅襯底，在所述摻雜硅襯底表面設置有一系列密排的超深溝槽。
[0007]優選地，所述摻雜硅襯底的摻雜濃度為lE13/cm3到lE18/cm3。
[0008]優選地，所述超深溝槽的高寬比為10:1到60:1。
[0009]優選地，所述超深溝槽的間距為I到5微米。
[0010]優選地，所述超深溝槽的開口為I到5微米。
[0011 ] 優選地，所述超深溝槽的深度為10微米到60微米。
[0012]優選地，所述超深溝槽中填充有第二導電類型(N型或P型)的自摻雜多晶硅。
[0013]優選地，所述自摻雜多晶硅的電阻率為0.002-0.020 Ohm.cm。本發明的有益效果是:本發明提出一種新型的具有超深溝槽的瞬態電壓抑制器結構，其通過超深溝槽刻蝕和摻雜多晶硅的填充，并經過高溫推進形成一個立體的具有第二導電類型的擴散摻雜區域，與具有第一導電類型的晶圓摻雜硅襯底形成一個縱向結構的PN結。該縱向結構的PN結的結面積由側面積和底面積所組成。而縱向結構的PN結的結面積可以通過溝槽刻蝕的深度來增加，因此這種具有縱向PN結的TVS 二極管結構可以在更小的芯片尺寸上承受更大的浪涌功率(千瓦級)或浪涌電流，這是平面PN結所無法實現的。這種新型的大功率TVS 二極管可以通過 IEC 61000-4-2 (ESD),61000-4-4 (EFT)和 61000-4-5 (Surge)等多項國際電工委員會(IEC)標準，可以廣泛的應用在通訊、安防、工業、電器電氣設備的保護上。本發明的另外一個重要優勢是能將器件尺寸減小，在當今的電子設備小型化的趨勢下變得越來越重要。
【附圖說明】
[0014]為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖，其中:
圖1是瞬態電壓抑制器二極管的工作示意圖；
圖2是現有的瞬態電壓抑制器結構示意圖；
圖3是本發明具有超深溝槽的瞬態電壓抑制器結構的器件結構示意圖；
圖4是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟一的示意圖；
圖5是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟二的示意圖；
圖6是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟三的示意圖；
圖7是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟四的示意圖；
圖8是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟五的示意圖；
圖9是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟六的示意圖；
圖10是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟七的示意圖；
圖11是本發明具有超深溝槽的瞬態電壓抑制器結構的制造方法的工藝流程步驟八的示意圖。
【具體實施方式】
[0015]下面將對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明的一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例，亦屬于本發明保護的范圍。
[0016]如圖3所示，其揭示的是本發明具有超深溝槽的瞬態電壓抑制器結構的器件結構示意圖。其中，標號10為鈍化層(Passivat1n)，標號11為金屬層(Metal)，標號12為介質層(ILD)，標號13為二氧化硅硬掩膜(Si02 Mask)，標號為14第二導電類型(N型或P型)自摻雜多晶娃(in-situ Doped Poly)，標號15為第一導電類型(P型或N型)摻雜娃襯底，標號16為超深溝槽(Ultra-deep Trench，簡稱UDT)，標號17為PN結。
[0017]如圖3所示，在所述具有第一導電類型(P型或N型)的摻雜硅襯底15表面刻蝕出