一種減小導通電阻的p型橫向雙擴散mos管的制作方法
【技術領域】
[0001]本發明公開了一種減小導通電阻的P型橫向雙擴散MOS管，屬于半導體器件的技術領域。
【背景技術】
[0002]隨著橫向雙擴散MOS晶體管(LDMOS)的逐漸發展，其耐壓高、熱穩定性好、頻率穩定、更高增益等性能日益突出，LDMOS成為高壓集成電路和功率集成電路的關鍵技術，已經廣泛應用在航空、航天、控制系統、通信系統、武器系統等方面。因此，基于LDMOS的研宄一直都是世界各國研宄所、實驗室、電子器件制造廠家和高等院校研宄的重點和熱點領域。從結構上看，LDMOS器件的電極全部位于芯片表面，容易與低壓信號電路及其它元器件相互集成，加之驅動電路簡單高效，使其成為功率集成電路中采用得最為普遍的基本元件。晶體管的反向擊穿電壓是LDMOS器件中一個非常重要的技術參數，也是影響元器件可靠性的一個重要指標。目前，為了有效提高元器件擊穿電壓，通常采用的技術手段有:場板技術、場限環技術、橫向變摻雜技術以及RESURF技術等。器件的導通電阻是影響LDMOS晶體管性能和功率的另一個重要指標，對于高壓大功率的器件而言，導通電阻直接影響著電子元器件性能的優劣。導通電阻與擊穿電壓這兩個指標之間是相互矛盾的，提高LDMOS的擊穿電壓，必然導致導通電阻增大，從而降低開關性能。為了克服這種矛盾，研宄人員進行了深入研宄，提出了各種新穎的LDMOS結構和制作工藝。例如，為了有效降低導通電阻，可以采用具有陽極短路結構的LIGBT來代替LDM0S，用載流子中少子對電導進行調制；還可以從制作工藝上對元器件進行有效的改造，通過縮短電流通道來增加該通道的電導，從而達到降低導通電阻的目的；也可通過改變LDMOS中漂移區的結構來實現，通常采用深槽狀的漏極以及下凹狀的源極結構來增寬電流通道，但是以上這些工藝非常復雜。在傳統LDMOS的結構設計中，當提高擊穿電壓時，要求增加漂移區的長度，同時降低漂移區的摻雜濃度，而這些又恰好是導致導通電阻增大的重要因素。因此，選擇合適的器件尺寸和摻雜濃度，使得耐壓和導通電阻達到最優的折衷是LDMOS器件優化設計需要解決的主要問題。
[0003]對于P型LDMOS器件來說，由于其是通過空穴導電，因此它的導通電阻相對于N型LDMOS來說，在相同條件下，就更是難以做小，從而一直成為業內重點研宄的難題。
【發明內容】
[0004]本發明所要解決的技術問題是針對上述【背景技術】的不足，提供了一種減小導通電阻的P型橫向雙擴散MOS管，以解決耐壓和導通電阻達到最優折衷的技術問題。
[0005]本發明為實現上述發明目的采用如下技術方案:
一種減小導通電阻的P型橫向雙擴散MOS管，包括:
P型襯底，
設在所述P型襯底上的N型埋層，
設在所述N型埋層上的P型外延層， 依次間隔設置在P型外延層表面上的第一有源區、第二有源區、第三有源區、第四有源區、第五有源區，設置在各有源區之間的場區，
從P型外延層上第一有源區、第五有源區的位置分別向下擴散至N型埋層的深N阱，所述深N阱與N型埋層相對通，在每一個深N阱中設有一個淺N阱，所述淺N阱內有N+注入擴散區，
P型外延層上第二有源區、第四有源區的位置分別設有淺P阱，淺P阱內有P+注入擴散區，所述P+注入擴散區為漏極，
P型外延層上第三有源區的位置設有背柵N阱區，背柵N阱區內有N+注入擴散區、P+注入擴散區，P+注入擴散區上表面覆蓋有多晶硅，多晶硅延伸至相鄰場區上表面，所述P+注入擴散區為源極，所述N+注入擴散區為背柵，
淺P阱和背柵N阱區之間有P型注入層。
[0006]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，場區上覆蓋有場氧化層，場氧化層以及和有源區上覆蓋至少一層氧化層，所述至少一層氧化層在深N阱、漏極、源極以及背柵處的相應位置被去除。
[0007]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，所述場氧化層的厚度是4000?6000埃。
[0008]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，第三有源區上表面覆蓋有柵氧化層，柵氧化層上設有作為柵極的多晶硅層。
[0009]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，所述柵氧化層的厚度是115?130埃。
[0010]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，所述多晶硅層的厚度為2500?3500埃。
[0011]作為所述減小導通電阻的P型橫向雙擴散MOS管的進一步優化方案，所有場氧化層和有源區上面設有覆蓋整個圓片表面的一層或多層氧化層，所述氧化層厚度是8000?10000 埃。
[0012]本發明采用上述技術方案，具有以下有益效果:
(I)去除了傳統工藝中的深P阱，在淺P阱和背柵N阱區之間增加了 P型注入層，這樣和背柵N阱及N型埋層接觸的就是P型外延層，P型外延層濃度很淡，它能將背柵N阱及N型埋層之間的電場集中較好地釋放，因此即使在漏極淺P阱和背柵N阱之間增加一層P型注入層，PLDMOS的耐壓也能得到保證；
(2 )增加的P型注入層濃度大于深P阱，PLDMOS漏端雜質總量較多，體電阻較小，PLDMOS管的導通電阻也就相應越小，電路輸出功率也就越大；
(3)達到相同的導通電阻即輸出功率時，采用本發明去除深P阱并增加P型注入層有效減小了管體面積。
【附圖說明】
[0013]圖1是本發明制作的PLDMOS管縱向結構，
圖2是常規工藝制作的PLDMOS管縱向結構。
[0014]圖中標號說明:1、P型襯底，2、N型埋層，3、P型外延層，4、深N阱，5、第一有源區，6、第二有源區，7、第三有源區，8、第四有源區，9、第五有源區，10、場區，11、N+注入擴散區，12、淺N阱，13、P+注入擴散區，14、淺P阱，15、背柵N阱區，16、多晶硅，17、P型注入層，18、一層或多層氧化層，19、金屬布線，20、深P阱。
【具體實施方式】
[0015]下面結合附圖對發明的技術方案進行詳細說明。
[0016]本發明涉及的減小導通電阻的P型橫向雙擴散MOS管如圖1所示，在P型襯底I上，生長一層P型外延層3，PLDMOS就做在該外延層中。在P型襯底I和P型外延層3之間是N型埋層2。在N型埋層2的兩端是深N阱4。深N阱4從P型外延表面向下擴散4~6um，與N型埋層對通，將內部的P型外延層和外部的P型外延層隔離開，形成隔離結構。在P型外延層3表面上依次設置第一有源區5、第二有源區6、第三有源區7、第四有源區8、第五有源區9。在每兩個有源區之間均設置場區10，場區10上是4000?6000埃厚