隧穿場效應晶體管及其制備方法
【技術領域】
[0001]本發明涉及一種隧穿場效應晶體管及其制備方法。
【背景技術】
[0002]自第一塊集成電路誕生以來，集成電路技術一直沿著“摩爾定理”的軌跡發展，目前半導體晶體管的尺寸已經做到28nm、22nm，而且晶體管尺寸會不斷減小，需求更低的供電電壓和閾值電壓，但傳統的MOS結構已經達到了極限，低閾值電壓的產生越來越困難。這是因為閾值電壓降低，開關比(1n/1ff，其中1n為開態電流，1ff為關態電流，柵極電壓大于閾值電壓得到1n，柵極電壓小于閾值電壓得到1fT)也要降低，會導致較長的開關時間。
[0003]同時由于傳統MOSFET的亞閾值擺幅斜率SS受到熱電勢kT/q的限制而無法隨著器件尺寸的縮小而同步縮小，使得器件泄露電流增大，整個芯片的能耗不斷上升，芯片功耗密度急劇增大，嚴重阻礙了芯片在系統集成中的應用。為了適應集成電路的發展趨勢，隧穿場效應晶體管(TFET, tunneling field-effect transistor)被提出。隧穿場效應晶體管(TFET)本質上為柵控制的p-1-n 二極管，其源區和漏區的摻雜類型相反。對于N型TFET來說，源區為P型重摻雜，漏區為N型重摻雜；對于P型TFET來說，源區為N型重摻雜，漏區為P型重摻雜。源區和漏區摻雜類型不同導致TFET形成了不同于MOSFET的工作機制，即載流子量子隧穿機制，也可以稱為帶帶隧穿。對于N型TFET來說，源區導帶底的電子在柵電場作用下隧穿到漏區價帶中，形成隧穿電流，在漏極電壓的作用下隧穿電子流向漏區形成漏極電流。由于與MOSFET工作機制不同，所以TFET不受到kT/q限制，其亞閾值擺幅SS〈60mV/dec，可以降低器件靜態泄露電流。
[0004]目前TFET的工作時的載流子的隧穿方向與柵電場不在同一個方向上，即點隧穿機制。因此，現有技術中，采用點隧穿機制導致載流子隧穿幾率較低，使得TFET存在隧穿電流小的缺點。同時，源區與柵區之間的重疊區域有限，使得隧穿面積較小，而隧穿電流密度與隧穿面積以及隧穿幾率成正比，所以，導致較低的隧穿電流。
【發明內容】
[0005]本發明提供一種隧穿場效應晶體管及其制備方法，能夠增加隧穿面積，有效提高隧穿電流。
[0006]一方面，提供了所述隧穿場效應晶體管包括源區、兩個漏區及兩個柵區；
[0007]兩個所述漏區沿第一方向分別設置于所述源區相對的兩側處，所述源區與兩所述漏區之間均設有溝道層，所述溝道層形成所述源區與所述漏區之間的溝道；
[0008]兩個所述柵區沿第二方向分別設置于所述源區相對的兩側處，所述第二方向垂直所述第一方向；所述源區與兩所述柵區之間均設有第一外延層及柵介質層；所述第一外延層設置在所述源區與所述柵介質層之間，所述第一外延層與所述源區形成p-n隧穿結；所述柵介質層上遠離所述第一外延層的一面與所述柵區連接，所述柵介質層用于將所述第一外延層與所述柵區隔離。
[0009]在第一種可能的實現方式中，所述第一方向為相對所述源區的上下方向，所述第二方向為相對所述源區的左右方向；
[0010]兩所述漏區包括第一漏區和第二漏區；所述第一漏區位于所述源區的正下方，所述第二漏區位于所述源區的正上方；
[0011]在所述第二方向上，兩所述柵區及所述源區的總體尺寸等于或小于所述第一漏區的尺寸，所述源區位于所述第一漏區中間位置的正上方，兩所述柵區分別設置于所述第一漏區兩端處的正上方。
[0012]結合第一種可能的實現方式，在第二種可能的實現方式中，所述溝道層包括第一溝道層與第二溝道層，所述第一溝道層設置在所述源區與第一漏區之間，所述第二溝道層設置在所述源區與所述第二漏區之間；所述第一溝道層、所述源區、所述第二溝道層及所述第二漏區在所述第二方向上的尺寸相同，且在所述第一方向上對齊設置。
[0013]結合第一種可能的實現方式，在第三種可能的實現方式中，所述第一漏區上與所述源區相對應的位置處向上凸起形成凸臺。
[0014]結合第一種可能的實現方式，在第四種可能的實現方式中，兩所述柵區的形狀結構相同，且相對所述源區對稱設置。
[0015]結合第四種可能的實現方式，在第五種可能的實現方式中，所述柵區為L形，其兩支臂分別為第一部分及第二部分，所述第一部分與所述源極相對設置，所述第二部分自所述第一部分的底端朝遠離所述源極的方向延伸。
[0016]結合第五種可能的實現方式，在第六種可能的實現方式中，兩所述柵區與所述第一漏區之間均設有隔離層，所述隔離層將所述柵區與所述第一漏區隔離。
[0017]在第七種可能的實現方式中，所述柵區在第三方向上的一端朝另一柵區延伸形成有柵連接部，所述連接部在第三方向上位于所述源區的一側，所述第三方向同時垂直于所述第一方向及第二方向；兩所述柵區通過所述柵連接部相連并形成一第一槽；
[0018]所述柵介質層在第三方向上的一端朝另一柵介質層延伸形成介質連接部，兩所述柵介質層通過所述介質連接部相連并形成一第二槽；
[0019]所述第一外延層在第三方向上的一端朝另一第一外延層延伸形成外延連接部，兩所述第一外延層通過所述外延連接部相連并形成一第三槽；
[0020]所述介質連接部、所述外延連接部與所述柵連接部在第三方向上位于所述源區的同一側；所述介質連接部位于所述柵連接部與所述外延連接部之間，所述介質連接部將所述柵連接部與所述外延連接部隔離；所述外延連接部位于所述柵連接部與所述源區之間，所述外延連接部與所述源區之間形成p-n隧穿結；
[0021]兩所述柵介質層嵌入在所述第一槽中，兩所述第一外延層嵌入在所述第二槽中，所述源區嵌入在所述第三槽中。
[0022]結合第七種可能的實現方式，在第八種可能的實現方式中，兩個所述漏區的形狀結構相同；兩個所述漏區相對所述源區對稱設置。
[0023]結合第七種可能的實現方式，在第九種可能的實現方式中，所述隧穿場效應晶體管還包括襯底，所述襯底與所述柵連接部在所述第三方向上分別設置于所述源區相對的兩側處；
[0024]在第一方向上，兩所述漏區、所述溝道層及所述源區的總體尺寸等于或小于所述襯底的尺寸；在第二方向上，兩所述柵區、所述柵介質層、所述第一外延層及所述源區的總體尺寸等于或小于所述襯底的尺寸。
[0025]結合前述任一種實現方式，在第十種可能的實現方式中，所述第一外延層與所述源區之間形成有第二外延層；所述第一外延層與所述第二外延層的摻雜類型相反，所述第二外延層的摻雜類型與所述源區的摻雜類型相同，所述第二外延層的摻雜濃度大于所述源區的摻雜濃度，以在所述第一外延層與所述源區之間形成陡峭的P-n隧穿結。
[0026]在第十一種可能的實現方式中，隧穿場效應晶體管還包括電極接觸結構，所述柵區、漏區、及源區上均分別對應連接有電極接觸結構，以分別形成柵極、漏極及源極。
[0027]另一方面，提供了一種隧穿場效應晶體管的制備方法，包括以下步驟:
[0028]提供一襯底；
[0029]在所述襯底上形成漏區及源區，所述漏區為兩個，兩個所述漏區沿第二方向分別設置于所述源區相對的兩側處，所述源區與兩所述漏區之間均設有溝道層，所述溝道層形成所述源區與所述漏區之間的溝道；
[0030]制備形成第一外延層、柵介質層及柵區，兩個所述柵區沿第二方向分別設置于所述源區相對的兩側處，所述第二方向垂直所述第一方向；所述源區與兩所述柵區之間均設有第一外延層及柵介質層；所述第一外延層設置在所述源區與所述柵介質層之間，所述第一外延層與所述源區形成P-n隧穿結；所述柵介質層上遠離所述第一外延層的一面與所述柵區連接，所述柵介質層用于將所述第一外延層與所述柵區隔離。
[0031]在第一種可能的實現方式中，兩所述漏區包括第一漏區和第二漏區；所述溝道層包括第一溝道層與第二溝道層，所述第一溝道層設置在所述源區與第一漏區之間，所述第二溝道層設置在所述源區與所述第二漏區之間；
[0032]在步驟“在所述襯底上形成漏區及源區”中包括以下步驟:
[0033]在襯底上形成第一半導體層，用以制備第一漏區；
[0034]在所述第一半導體層上形成第二半導體層，用以制備所述第一溝道層；
[0035]在所述第二半導體層上形成第三半導體層，用以制備所述源區；
[0036]在所述第三半導體層上形成第四半導體層，用以制備所述第二溝道層；
[0037]在所述第四半導體層上形成第五半導體層，用以制備所述第二漏區；
[0038]在所述第五半導體層上沉積一硬掩膜層，第一漏區的上方區域包括第一區及兩個第二區，第一區位于在第二方向上位于兩個第二區之間，刻蝕硬掩膜層在第二區上的部分，僅保留硬掩膜層在第一區的部分；
[0039]以所述硬掩膜層為掩膜，刻蝕所述第五半導體層、第四半導體層、第三半導體層、及第二半導體層，使該四層僅保留位于所述第一區上的部分；
[0040]移除所述硬掩膜層。
[0041 ] 結合第一種可能的實現方式，在第二種可能的實現方式中，在步驟“以所述硬掩膜層為掩膜，刻蝕所述第五半導體層、第四半導體層、第三半導體層、及第二半導體層，使該四層僅保留位于所述第一區上的部分”之后、所述步驟“移除所述硬掩膜層”之前，還包括步驟:以硬掩膜層為掩膜，刻蝕所述第一半導體層，以使得第一半導體層在所述第二方向上的中間部位形成一凸臺。
[0042]結合第一種可能的實現方式，在第三種可能的實現方式中，在所述步驟“制備形成第一外延層、柵介質層及柵區”中包括以下步驟:
[0043]在所述第一漏區上制備兩隔離層，兩所述隔離層沿第二方向分別設置在所述源區的兩側處；
[0044]在所述源區的兩側均形成第一外延層及柵介質層，所述第一外延層及所述柵介質層位于所述隔離層的上方；
[0045]在各所述柵介質層遠離所述源區的一側形成柵區，所述柵區位于所述隔離層上方。
[0046]在第四種可能的實現方式中，在所述步驟“在所述襯底上形成漏區及源區”中包括以下步驟:
[0047]在所述襯底上方形成一半導體條；
[0048]在所述半導體條位于所述第一方向的中部形成源區；
[0049]在所述半導體條位于所述第一方向上相對的兩端處形成分別形成一漏區，所述半導體條位于所述漏區與所述源區之間的部分形成所述溝道層。
[0050]結合第三種可能的實現方式，在第四種可能的實現方式中，所述源區及所述漏區均通過離子注入工藝形成。
[0051]結合第三種可能的實現方式，在第五種可能的實現方式中，所述步驟“制備形成第一外延層、柵介質層及柵區”中包括以下步驟:
[0052]在半導體條上形成半導體層，所述半導體條位于第二方向上的兩側處均形成有半導體層，以使得所述半導體層具有一開口朝向所述源區的第三槽，所述源區位于所述第三槽中；刻蝕所述半導體層在第一方向上的兩端，以制備形成兩第一外延層及其外延連接部；在第一方向上，所述第一外延層的端部與所述漏區之間存在間距，且所述第一外延層的尺