半導體器件結構及其制作方法
【技術領域】
[0001]本發明涉及半導體制造領域，具體涉及一種半導體器件結構及其制作方法。
【背景技術】
[0002]在現有的半導體器件中，采用應變硅的方法可以提升半導體器件中溝槽載流子遷移率，這種方法通過物理方法拉伸或是壓縮硅晶格來達到提高CMOS器件載流子遷移率以至提聞晶體管性能。
[0003]在現有技術的一種應力CMOS器件中，源區、漏區不僅設于襯底之中，還高出襯底表面，這樣的結構有利于提升CMOS器件的性能。
[0004]與此同時，CMOS器件中的源區、漏區與柵極之間的距離將影響整個CMOS器件的性倉泛。
[0005]但是，源區、漏區與柵極之間的距離的減小在實際制作中受到各種因素的限制，因此，如何進一步減小所述源區、漏區與柵極之間的距離，成為本領域技術人員亟待解決的問題。
【發明內容】
[0006]本發明解決的問題是在進一步減小源區、漏區與柵極之間距離的同時，還能夠調節源區、漏區高出襯底表面部分與柵極之間的距離。
[0007]為解決上述問題，本發明提供一種半導體器件結構的制作方法，包括:
[0008]提供襯底；
[0009]在所述襯底上形成柵極結構；
[0010]在所述柵極結構的側壁上形成第一阻擋層；
[0011]在所述第一阻擋層露出的襯底中形成溝槽；
[0012]在所述溝槽中形成嵌入式應力層；
[0013]在所述柵極結構的側壁上形成第二阻擋層；
[0014]在所述第二阻擋層露出的嵌入式應力層上形成凸出的半導體層，所述嵌入式應力層與所述凸出的半導體層用于形成所述半導體器件結構的源區和漏區。
[0015]可選的，在形成第一阻擋層的步驟中，通過沉積的方式在所述柵極結構以及柵極結構露出的襯底上覆蓋第一阻擋層材料，之后通過刻蝕去除柵極結構頂部以及襯底上的第一阻擋層材料形成所述第一阻擋層。
[0016]可選的，所述第一阻擋層為氮化硅阻擋層。
[0017]可選的，在形成溝槽的步驟中，所述溝槽為Σ型溝槽；所述襯底為硅襯底，在形成嵌入式應力層的步驟中，所述嵌入式應力層為鍺硅應力層。
[0018]可選的，在形成嵌入式應力層的步驟中，通過選擇性外延的方式形成所述嵌入式應力層。
[0019]可選的，所述第一阻擋層為氮化硅阻擋層，形成第二阻擋層的步驟包括:
[0020]在所述氮化硅阻擋層上形成氧化物介質層。
[0021]可選的，在形成第二阻擋層的步驟之前，還包括步驟:
[0022]去除所述第一阻擋層。
[0023]可選的，在形成第二阻擋層的步驟中，還包括以下分步驟:
[0024]在所述襯底以及所述柵極結構上覆蓋介質層；
[0025]去除部分介質層，以暴露出所述嵌入式應力層，剩余的介質層在所述柵極結構的側壁形成所述第二阻擋層。
[0026]可選的，所述第二阻擋層為氮化硅阻擋層，采用化學氣相沉積的方法形成所述氮化娃材料的介質層。
[0027]可選的，形成第二阻擋層的步驟包括:使所述第二阻擋層的厚度不小于3納米。
[0028]可選的，所述凸出的半導體層為硅層或者鍺硅層，形成凸出的半導體層的步驟包括:采用選擇性外延生長的方式形成所述凸出的半導體層。
[0029]可選的，所述襯底分為PMOS區域和匪OS區域，所述半導體器件結構為PMOS ；
[0030]形成柵極的步驟包括:在PMOS區域和NMOS區域上均形成柵極結構；
[0031]形成第一阻擋層的步驟包括:在PMOS區域和NMOS區域的柵極結構以及柵極結構露出的襯底上覆蓋第一阻擋層材料；
[0032]在NMOS區域柵極結構和第一阻擋層材料上形成第一遮擋層；
[0033]以第一遮擋層為掩模，去除PMOS區域柵極結構頂部以及PMOS區域襯底上的第一阻擋層材料，以在PMOS區域的柵極結構的側壁上形成所述第一阻擋層。
[0034]可選的，所述襯底為硅襯底，在形成PMOS器件之后，還包括在NMOS區域的襯底上形成NMOS ；
[0035]形成NMOS的步驟包括:
[0036]在PMOS器件上覆蓋第二遮擋層；
[0037]去除NMOS區域的柵極結構頂部和NMOS區域襯底上的第一阻擋層材料，以形成硬掩模；
[0038]在所述硬掩模露出的襯底中形成碳化硅應力層，使所述碳化硅應力層凸出于襯底表面。
[0039]此外，本發明還提供一種半導體器件結構，包括:
[0040]襯底；
[0041]設置于所述襯底上的柵極結構，所述柵極結構的側壁設有阻擋層；
[0042]設于所述襯底中的嵌入式應力層；
[0043]設于所述嵌入式應力層上方的凸出的半導體層；所述凸出的半導體層與所述嵌入式應力層用于形成所述半導體器件結構的源區和漏區；
[0044]所述凸出的半導體層與所述阻擋層相接觸。
[0045]可選的，所述襯底為硅襯底，所述半導體器件結構為PM0S，所述嵌入式應力層為鍺娃作應力層。
[0046]可選的，所述凸出的半導體層為硅層或者鍺硅層。
[0047]可選的，所述阻擋層包括依次設于所述柵極結構側壁的第一阻擋層以及第二阻擋層。
[0048]可選的，所述第一阻擋層和第二阻擋層均為氮化硅阻擋層。
[0049]可選的，所述阻擋層的厚度不小于3納米。
[0050]與現有技術相比，本發明的技術方案具有以下優點:
[0051]通過先形成所述嵌入式應力層，并在形成所述第二阻擋層之后形成所述凸出的半導體層，使所述嵌入式應力層以及凸出的半導體層形成半導體器件的源區和漏區，所述嵌入式應力層能夠盡量靠近所述柵極結構，提升半導體器件的性能；同時，通過調節所述第二阻擋層的厚度能夠控制所述凸出的半導體層與所述柵極結構之間的距離，以滿足半導體生產的不同需要。另外，所述第一阻擋層也能夠在形成所述溝槽的時候保護所述柵極結構不受影響。
[0052]進一步，采用氮化硅作為材料形成所述第一阻擋層，可以對所述柵極結構之間起到較為理想的保護作用。
[0053]進一步，在所述第一阻擋層上形成氧化物介質層能夠較好的將所述第一阻擋層與第二阻擋層進行隔離。
[0054]進一步，使所述第二阻擋層的厚度不小于3納米，可以較好的將所述凸出的半導體層與所述柵極結構進行隔離。
[0055]進一步，采用選擇性外延生長的方式能夠形成較為理想的凸出的半導體層。
【附圖說明】
[0056]圖1是本發明半導體器件結構的制作方法一實施例的流程圖；
[0057]圖2至圖12是本發明半導體器件結構的制作方法在各個步驟中半導體器件的結構示意圖。
【具體實施方式】
[0058]在CMOS器件中，在襯底中的源區、漏區與襯底上柵極之間的距離往往直接影響CMOS器件的性能。
[0059]以具有Σ (西格瑪)型源區、漏區的CMOS器件為例，這種形狀的源區、漏區呈六邊形，在測定這種形狀的源區、漏區與柵極之間的距離時，通常通過測量所述六邊形的尖端(tip)與柵極之間的距離來判斷。這種距離包括垂直距離(vertical space)以及橫向距離(lateral space)。垂直距離以及橫向距離越小，Σ型源區的源區或者漏區也就越靠近柵極，產生的應力越大，越有利于CMOS器件提高載流子遷移率，CMOS器件的性能也就越好。
[0060]對于源區、漏區均高出襯底表面的情況，以柵極側壁上的隔離層為生長停止層在襯底中形成Σ型應力層時，所述隔離層越薄，可以減小源區、漏區與柵極之間的距離。但是，所述隔離層還用于實現高于襯底的源區、漏區與柵極之間的絕緣，若所述隔離層的厚度越小，容易增大高于襯底的源區、漏區與柵極之間的寄生電容增加，不利于提升CMOS器件的性能。
[0061]此時，需要一種既能夠盡量減小襯底中的源區、漏區與柵極之間距離，同時又使高于襯底部分的源區、漏區與柵極之間的距離可調的方法。
[0062]為此，本發明提供一種半導體器件結構的制作方法，通