的任何III族-N材料用于勢皇層，其取決于溝道層所選擇的材料，以使勢皇層能夠在溝道層內感應出表層電荷。在實施例中，勢皇層具有比溝道層的帶隙大的帶隙。優選地，勢皇層實質上是單晶的(例如，其對于給定成分具有臨界厚度以下的厚度或者與溝道層中利用的III族-N材料晶格匹配)。在圖2A中所示的示例性實施例中，勢皇層220包括具有與溝道層215相同的結晶性的第二III族-N材料，以形成質界面。在溝道層215為GaN的第一示例性實施例中，頂部勢皇層220是AlzGai_zN、AlwIrvwN、AlN或AlInGaN的四元合金。一個示例性頂部勢皇層220具有18%的In。在實施例中，勢皇層220僅具有本征雜質摻雜水平(例如，1-AlwIn1^wN)。諸如InxAlyGa1IyN之類的包括至少一種III族元素和氮的四元合金也是可能的。勢皇層220還可以包括III族-氮化物的多層堆疊體。例如，在一個實施例中，勢皇層220是AlwIni_wN/AlN堆疊體，并且堆疊體的AlN層與溝道層215相鄰，以用作電荷感應層。在某些實施例中，勢皇層220的厚度在Inm與5nm之間。
[0021]返回圖1，在操作130處，在起始襯底之上沉積犧牲材料。通常，犧牲材料可以是能夠以高保真度(例如，良好的側壁平滑性和側壁角度控制)進行圖案化的任何材料。在示例性實施例中，犧牲材料是通過例如化學氣相沉積(CVD)、等離子體增強CVD(PECVD)、ALD或其它常規手段沉積的諸如二氧化硅或氮化硅的電介質。在其它實施例中，犧牲材料是多晶硅或非晶硅。犧牲材料還可以包括材料的堆疊體，例如，可以在起始襯底表面上(例如，與勢皇層220接觸)沉積焊盤材料(例如，S12)并且在焊盤之上沉積體塊材料(例如，氮化硅或多晶硅)。犧牲材料的厚度可以根據需要而變化，以確保隨后被蝕刻到犧牲層中的特征的合理的高寬比(例如，〈10:1的z高度:X寬度，并且優選為小于5:1)。
[0022]在操作135處，將至少一個溝槽圖案化到犧牲材料中，并且至少一個溝槽的作用在于將由犧牲材料制成的芯體與犧牲材料的外圍區間隔一段良好控制的距離。如圖2B中的示例性實施例所示，沿著一個維度(例如，X維度)，基于芯體230B的大小來限定晶體管柵極長度Lg，而基于將芯體230B的第一側與外圍犧牲區230A分開的溝槽235的大小來限定晶體管的源極到柵極長度Lsg。類似地，基于將芯體230B的與溝槽235相反的第二側與外圍犧牲區230C分開的溝槽236的大小來限定晶體管的漏極到柵極長度Lgd。在示例性GaN MOSHEMT實施例中，溝槽235的沿x維度的臨界尺寸(⑶)低于40nm。溝槽235的沿x維度的⑶可以作為所需BV的函數而發生較大些的變化，并且在具有至少1V的BV的一個示例性GaN MOSHEMT中，溝槽235在40_50nm之間，并且對于具有至少20V的BV的另一個實施例，溝槽235在80-100nm之間。芯體230B的沿x維度的⑶也可以發生變化，并且示例性實施例在20nm與10nm之間。
[0023]注意，溝槽235、236可以是在圖2B的平面之外的區中結合在一起的單個溝槽(例如，形成完全包圍芯體230B的深溝)，或者溝槽235、236可以是同一掩模的以芯體230B為中間線來限定開口或間隔的單獨的多邊形。在實施例中，溝槽235、236清除了犧牲材料并且暴露下層半導體(例如，勢皇層220)。還要進一步注意，操作135僅需要單個光刻掩模操作，緊跟著是對已知的犧牲材料的任何適當的各向異性蝕刻。
[0024]返回圖1，方法101進行到操作140，在該操作中，電介質襯墊共形沉積到溝槽中并且在犧牲芯體之上。圖2C中描繪了針對圖2C中所示的示例性實施例的電介質襯墊240。通常，電介質襯墊要用作自對準結構和/或橫向蝕刻停止部，并且要具有相對于犧牲材料提供良好的蝕刻選擇性的成分(即，能夠在比電介質襯墊高的蝕刻速率下對犧牲材料進行蝕刻)。電介質襯墊還有利地是高度共形層并且相對較薄。在一個有利的實施例中，利用原子層沉積(ALD)工藝來沉積電介質襯墊。在某些這種實施例中，電介質襯墊240是包括金屬氧化物的高k電介質，所述金屬氧化物例如但不限于Hf02、HfSi0x、Zr02、ZrSi0x、Al203和AlS1x。盡管電介質襯墊240的厚度可以變化，但是在示例性ALD實施例中，厚度在2_3nm之間。
[0025]繼續參考圖1，方法101進行到操作150，其中，在電介質襯墊之上沉積填充電介質。通常，填充電介質將填充溝槽，以準備進行隨后的光刻(非臨界)操作。填充電介質優選為對犧牲材料的蝕刻劑具有抵抗性的材料。如圖2D中所示，取決于操作150處采用的材料和技術，填充電介質材料250可以具有平面化的頂表面252或帶有鑰匙孔(key-holed)的有尖頭的表面251。可以采用任何已知的沉積技術，例如但不限于CVD、PECVD和可流動的氧化物來形成填充電介質材料250。在犧牲材料230A、B、C為二氧化硅的一個有利的實施例中，填充電介質材料250為氮化硅，其向氧化物蝕刻劑提供良好的選擇性。在犧牲材料230A、B、C為氮化硅或硅(多晶或非晶)的另一個有利的實施例中，填充電介質材料250為二氧化硅，其向硅和氮化硅蝕刻劑提供良好的選擇性。在其它有利的實施例中，填充電介質材料250是常規的低k (低于3)或超低k (低于2)材料。填充電介質材料250的厚度取決于溝槽235、236的深度以及平面化和/或間隙填充能力。在示例性實施例中，該厚度比電介質襯墊240的厚度大一個或兩個數量級。
[0026]返回圖1，方法101繼續進行操作155，在該操作中，通過蝕刻穿過膜以暴露設置在溝槽外部的外圍區中的下部的犧牲材料來使體塊電介質和電介質襯墊圖案化，該溝槽在操作135處形成于犧牲材料中。通常，可以采用任何常規光刻圖案化工藝來在不會被去除的填充電介質的部分之上形成保護掩模層。由于下層地形和材料將用來以自對準方式控制尺寸設定，因而操作155處的掩模為非臨界的，并且在圖2E中描繪了所蝕刻的特征相對于理想特征邊緣254的明顯失配，以強調這一點。如圖2E中所示，通過操作155處的各向異性蝕刻255來暴露外圍犧牲區230A和230C和/或使其凹陷。可以利用本領域已知的任何干法等離子體蝕刻來在特定體塊電介質和電介質襯墊材料的蝕刻中提供合理的圖案保真度。
[0027]繼續進行方法101，操作158需要以暴露但不去除電介質襯墊的方式來去除暴露的犧牲材料，以暴露需要量的下層溝道半導體。在有利的實施例中，采用各向同性蝕刻來蝕刻穿過暴露的犧牲材料并且至少在電介質襯墊上停止蝕刻，并且還有利地在填充電介質上停止蝕刻。參考圖2F，在示例性實施例中，采用對電介質襯墊240和填充電介質材料250二者有選擇性的濕法蝕刻和/或各向同性等離子體蝕刻工藝來對外圍犧牲材料230A、230C進行橫向和垂直蝕刻，并且暴露下層勢皇層220以使其與由用作橫向蝕刻停止部的電介質側壁襯墊240A、240B所限定的溝槽235、236的外側壁自對準。然后操作158繼續對勢皇層220的暴露的表面221進行各向異性蝕刻，以暴露溝道層215的表面，并且仍然相對于與溝槽235、236的外側壁對準的電介質襯墊側壁240A、240B來精確控制所蝕刻的勢皇層特征邊緣。
[0028]在操作158的某些實施例中，如圖2F中進一步所示的，使溝道層215的頂表面凹陷，以去除溝道層215的頂部厚度。溝道層表面的這種凹陷可以有利地在隨后形成的重摻雜的源極和漏極半導體與表層電荷所在的溝道層215的區之間提供較低的電阻。在某些實施例中，使溝道層215的表面從勢皇層220的界面凹陷2到20nm之間的深度。如圖2F的放大圖插圖中進一步所示的，可以例如利用濕法化學蝕刻劑來對溝道層215進行各向同性蝕刻和/或晶體學蝕刻，以對表層電荷區(例如，2DEG 217所在的溝道層215的頂部的2-3nm)進行底切，并且最大底切小于10nm，并且更具體地在勢皇層220包括與GaN溝道層接觸的AlN層的某些GaN溝道層實施例中，最大底切小于5nm。如圖所示，溝道層215的底切在勢皇層220的界面處接近零(例如，作為界面處的輕微混合的結果)并且在距離勢皇層界面3-5nm的深度處達到最大，以使對底切進行回填的高摻雜的源極區/漏極區能夠更好地耦合到溝道層215內的2D電子氣并且提供比其它情況下可能實現的電阻相對低的電阻。
[0029]繼續參考圖1，在操作160處沉積或外延生長高摻雜的源極半導體區和漏極半導體區。在圖2G中所示的示例性實施例中，源極/漏極半導體區260具有相對于溝槽側壁，并且更具體地相對于設置在外部溝槽側壁上的電介質側壁襯墊240A、240B而精確設置的內部邊緣。通常，源極/漏極半導體區260可以包括本領域已知的任何半導體材料，從而為溝道層215提供良好的源極/漏極功能。對于GaN溝道層，可以將諸如GaN、InGaN或InN中的一個或多個的η型摻雜的II1-N材料用于源極/漏極半導體區260。在溝道層215為GaN的一個示例性實施例中，源極/漏極半導體區260包括具有最少lel9cm_3到最高2e20cm _3的η型摻雜水平的InGaN。
[0030]進一步參考圖1，在操作170處，再次對填充電介質層和電介質襯墊進行蝕刻，這次是為了暴露犧牲芯體230B。可以采用任何常規技術，例如但不限于圖案化蝕刻和/或均厚回蝕刻、和/或拋光。在圖2H中所示的示例性實施例中，光刻掩模被圖案化，以具有設置于犧牲芯體230B之上的開口區。同樣，這種掩模可以被圖案化為非臨界層，其具有依賴于下層地形和不同的材料成分的放寬的⑶和疊覆容差(overlay tolerance) ο在操作170處執行定時的各向異性蝕刻，例如實質上類似于操作155處執行的蝕刻，以蝕刻出凹陷270，其具有暴露出犧牲芯體230的表面的底部。
[0031]在操作190處，利用柵極堆疊體來替換暴露的犧牲芯體。在圖21中所示的示例性實施例中，例如利用實質上與操作158處所采用的蝕刻工藝相同的蝕刻工藝來執行對犧牲芯體230Β的干法和/或濕法各向同性蝕刻。例如濕法蝕刻劑的蝕刻劑對半導體勢皇層220和電介質襯墊240兩者都具有高選擇性，以使沿溝槽235、236的內部側壁設置的電介質側壁襯墊240C、240D用作沿X維度限定溝槽280的長度(例如，Lg)的橫向蝕刻停止部。在其它實施例中，