后柵工藝中偽柵器件及半導體器件的形成方法
【技術領域】
[0001]本發明涉及半導體器件制造領域，尤其涉及一種后柵工藝中偽柵器件的形成方法。
【背景技術】
[0002]隨著半導體技術的飛速發展，半導體器件的特征尺寸不斷縮小，使集成電路的集成度越來越高，這對器件的性能也提出了更高的要求。
[0003]目前，在CM0SFET (互補金屬氧化物半導體場效應晶體管)制造工藝的研究可大概分為兩個方向，即前柵工藝和后柵工藝，前柵工藝的柵極的形成在源、漏極生成之前，會對柵氧化層產生影響，而在器件尺寸不斷減小后，會對器件的電學特性產生影響。而后柵工藝(后柵工藝，Gate Last)，是先形成偽柵以及源漏極，而后去除偽柵形成替代柵，該替代柵是在源、漏極生成之后形成，此工藝中柵極不需要承受很高的退火溫度，對柵氧化層的影響較小。
[0004]然而，隨著器件特征尺寸的不斷減小，在形成替代柵時存在填充的問題，尤其是金屬柵器件，容易在形成金屬替代柵的時候產生空洞，對器件性能產生不良影響。
【發明內容】
[0005]本發明旨在解決上述技術缺陷，提供一種后柵工藝中偽柵器件以及半導體器件的形成方法，避免形成替代柵時的填充問題，提高器件的性能。
[0006]為此，本發明提供了一種后柵工藝中偽柵器件的形成方法，包括步驟:
[0007]提供襯底，襯底上形成有柵介質層；
[0008]在柵介質層上形成偽柵材料，偽柵材料上具有掩膜層；
[0009]刻蝕掉部分的偽柵材料，且掩膜層下的偽柵材料的側壁與掩膜層的側壁具有夾角；
[0010]以掩膜層為掩蔽，刻蝕偽柵材料，以形成偽柵極。
[0011]優選地，所述掩膜層為硬掩膜，在柵介質層上形成偽柵材料，以及刻蝕掉部分的偽柵材料的步驟具體為:
[0012]在柵介質層上依次淀積偽柵材料以及硬掩膜材料；
[0013]采用反應離子刻蝕形成圖案化的掩膜層，同時，過刻蝕偽柵材料，以使得掩膜層下的偽柵材料的側壁與掩膜層的側壁具有夾角。
[0014]優選地，所述偽柵材料為多晶硅或非晶硅。
[0015]優選地，所述夾角為45°。
[0016]此外，本發明還提供了利用上述方法形成后柵工藝中半導體器件的方法，在利用上述方法形成偽柵器件后，包括步驟:
[0017]在側墻的兩側形成層間介質層；
[0018]去除偽柵極，以形成開口 ；
[0019]在開口中形成替代柵。
[0020]優選地，在去除偽柵極時，同時去除偽柵極之下的柵介質層；而后，
[0021 ] 在開口中形成替代柵介質層以及替代柵。
[0022]優選地，所述替代柵包括金屬柵極。
[0023]本發明實施例提供的后柵工藝中偽柵器件的形成方法，掩膜層下的偽柵材料的側壁與掩膜層的側壁具有夾角，這樣，在刻蝕形成偽柵極時，可以形成更為筆直的偽柵極，筆直的偽柵極利于后續工藝中進行填充重新形成替代柵，避免在替代柵中形成空洞，利于提高器件的性能。
【附圖說明】
[0024]圖1為根據本發明實施例的后柵工藝中偽柵器件的形成方法的流程圖；
[0025]圖2-9為根據本發明實施例后柵工藝中半導體器件的各個形成階段的截面示意圖。
【具體實施方式】
[0026]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0027]在附圖中示出了根據本發明實施例的層結構示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
[0028]正如【背景技術】的描述，為了避免后柵工藝中在填充形成替代柵時產生空洞的填充問題，參考圖1所示，本發明提出了一種后柵工藝中偽柵器件的形成方法，包括步驟:
[0029]提供襯底，襯底上形成有柵介質層；
[0030]在柵介質層上形成偽柵材料，偽柵材料上具有掩膜層，與掩膜層接觸的偽柵材料部分與掩膜層的側壁具有夾角；
[0031]以掩膜層為掩蔽，繼續刻蝕偽柵材料，以形成偽柵極。
[0032]通過與掩膜層接觸的偽柵材料部分與掩膜層的側壁形成的夾角，在刻蝕形成偽柵極時，可以形成更為筆直的偽柵極，筆直的偽柵極利于后續工藝中進行填充重新形成替代柵，避免在替代柵中形成空洞，利于提高器件的性能。
[0033]為了更好的理解本發明，以下將結合附圖對本發明的具體實施例進行詳細的描述。
[0034]首先，在步驟S01，提供襯底，所述襯底上形成有柵介質層102，參考圖2所示。
[0035]在本發明中，所述襯底100可以包括任何的半導體材料，例如單晶硅、多晶硅、非晶硅、鍺、硅鍺、碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其他化合物半導體，所述襯底200還可以為疊層半導體結構，例如Si/SiGe、絕緣體上硅(SOI)或絕緣體上娃鍺(SGOI)。此處僅為示例,本發明并不限于此。
[0036]所述柵介質層102可以為熱氧化層或其他合適的介質材料，例如氧化硅、氮化硅等，在本實施例中，為二氧化硅，可以通過熱氧化的方法來形成。
[0037]在步驟S02，依次在柵介質層202上淀積偽柵材料104、硬掩膜材料106，如圖2所
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[0038]偽柵材料104可以為非晶硅、多晶硅或氧化硅等，在本實施例中，偽柵材料為多晶硅。所述硬掩膜材料106可以為氮化硅或氧化硅等，在本實施例中，為氮化硅。
[0039]在步驟S03，圖案化所述硬掩膜材料106，如圖4所示。
[0040]可以在硬掩膜106上形成光刻膠108，如圖2所示，而后圖案化硬掩膜層106，如圖4所示。在本實施例中通過RIE (反應離子刻蝕)的方法刻蝕硬掩膜材料，來形成圖案化的掩膜層106，在現有制造工藝中，通常是以掩膜材料下的偽柵材料104為刻蝕停止層，來確定掩膜材料的刻蝕停止時間。而在本實施例中，將控制刻蝕時間，進行過刻蝕，繼續刻蝕偽柵材料。
[0041]在步驟S04，進行過刻蝕，繼續刻蝕偽柵材料，刻蝕掉部分的偽柵材料，且掩膜層下的偽柵材料的側壁104-1與掩膜層106的側壁具有夾