半導體器件的制作方法
【專利說明】
[000。 相關秦例
[0002] 本申請和于2009年10月21日提交的、題目為"Split Gate Semiconductor Device with Qirved Gate Oxide Profile"、申請號為 12/603, 028 的美國專利相關。本 申請還和于2010年8月26日提交的、題目為"Struc1:ures and Methods of F油ricating Split Gate MIS Devices"的申請號為12/869, 554的美國申請相關。更進一步，本申請和 于2012年4月30日提交的、題目為"HYBRID SPLIT GATE SEMICONDUCTOR"的、申請號為 13/460,567的美國專利相關并要求其優先權。所有該些申請通過引用而完全的并入本文。
技術領域
[0003] 本技術的實施例與集成電路的設計和制造領域相關。更具體地，本技術的實施例 與用于混合分裂柵半導體化ybrid split gate semicon化ctor)的系統和方法相關。
【背景技術】
[0004] 分裂柵（Split-gate)功率M0S陽Ts (金屬氧化物半導體場效應晶體管）與具有非 分裂柵（non-Split gate)結構的功率MOSFETs相比具有公認的優點。然而，常規的分裂柵 功率M0S陽Ts并不能實質上從工藝尺寸（process geometry)的減小（例如，柵極之間的節 距（pitch)的減小）中受益。亞微米單元節距縮放對于增加溝道密度通常是有利的，其反 過來減小每單位面積的溝道電阻。然而，該種縮放同樣可W導致不利的每單位面積的更窄 的臺面寬度，該有可能增加漂移區域電阻。另外，柵極和屏蔽電極（shield electrodes)的 更高的密度可能會導致有害的更高的柵極電荷和輸出電容。
【發明內容】
[0005] 因此，所需要的是用于混合分裂柵半導體器件的系統和方法。另外需要的是用于 更精細的（例如更小的）柵極間節距尺寸的具有改善的性能的混合分裂柵半導體器件的系 統和方法。對于與集成電路設計、制造和測試的現有的系統和方法兼容且互補的、用于混合 分裂柵半導體器件的系統和方法，存在進一步的需要。本技術的實施例是解決該些問題的 嘗試。
[0006] 在根據本技術的實施例中，半導體器件包括豎向溝道區、W第一深度位于所述豎 向溝道區的第一側的柵極、W第二深度位于所述豎向溝道區的第一側的屏蔽結構、W及W 所述第一深度位于所述豎向溝道區的第二側的混合柵極。所述位于豎向溝道區的第二側的 混合柵極的下方的區域沒有任何柵極或電極。
[0007] 根據本技術的另外一實施例，一種結構包括設置于半導體襯底表面下方的第一延 長（elongated)結構。所述第一延長結構包括W第一深度位于所述表面下方的柵極結構和 W第二深度位于所述表面下方的屏蔽結構。所述結構進一步包括W所述第一深度形成于所 述表面下方的、包括混合柵極結構的第二延長結構。所述第二延長結構沒有另外的柵極或 電極結構。所述第一和第二延長結構可W平行。
[000引根據本技術的另一個實施例，一種結構包括w第一深度形成于半導體襯底內的第 一多個第一溝槽和W第二深度形成于所述半導體襯底內的第二多個第二溝槽。所述第一溝 槽與所述第二溝槽相平行，且所述第一溝槽與所述第二溝槽相間。所述第一溝槽可W填充 包含第一多晶娃和位于所述第一多晶娃上方的第二多晶娃的第一材料。
[0009] 根據本技術的方法實施例，W第一深度在半導體襯底中形成多個第一溝槽。W第 二深度在所述半導體襯底中形成多個第二溝槽。所述第一多個溝槽平行于第二多個溝槽。 所述多個第一溝槽的溝槽與所述多個第二溝槽的溝槽相間并且相鄰。
[0010] 根據本技術的另外的方法實施例，W第一深度在半導體襯底中形成多個溝槽。所 述多個溝槽中的溝槽相互平行。掩蓋所述多個溝槽中間隔的溝槽掩蓋，且增加所述多個溝 槽中未被掩蓋的溝槽的深度至第二深度。圖案化的襯墊氧化物層可W形成掩膜，用于所述 增加。
[0011] 根據本技術的又一方法實施例，形成包含多個平行的經填充的溝槽結構的豎直溝 槽金屬氧化物半導體場效應晶體管（MOSFET)器件。所述多個平行的經填充的溝槽結構W 0. 6微米或更小的節距距離隔開，且每個所述平行的經填充的溝槽結構包括所述MOSFET的 柵極結構。
【附圖說明】
[0012] 包含在本說明書中并且構成本說明書的一部分的附圖示出了本技術的實施例，并 與說明書一起用于解釋本發明的原理。除非另有說明，附圖不是按比例繪制的。
[0013] 圖1示出混合分裂柵半導體器件的溝槽部分的截面圖；
[0014] 圖2A、2B、2C、2D、2E和2F示出根據混合分裂柵半導體的制造方法的示意圖。
【具體實施方式】
[0015] 現在將詳細地參考本發明的各種實施例、混合分裂柵半導體的示例示于附圖中。 雖然將結合該些實施例來說明本發明，但應當理解，它們并非試圖將本發明限定于該些實 施例。與此相反，本發明旨在覆蓋替換，修改和等同，其可W包括在如所附的權利要求所限 定的本發明的精神和范圍內。此外，在本發明的W下詳細描述中，闡述許多具體細節，W提 供對本發明的徹底的理解。然而，本領域普通技術人員應該意識到本發明可W在沒有該些 具體細節的情況下實施。在其他的實例中，公知的方法、過程、部件和電路未被詳細描述，W 免不必要地混淆本發明的各方面。
[001(5] 符號和術語
[0017] 下面的詳細的描述的一些部分W程序、步驟、邏輯塊、處理、操作W及可在計算機 存儲器上執行的對數據位的操作的其他符號表示的措詞而呈現。該些描述和表示是數據處 理領域的技術人員將他們工作的內容最有效地傳達給本領域其他技術人員的手段。程序、 計算機執行步驟、邏輯塊、過程、操作等，在該里W及通常被認為是通向預期結果的步驟或 指令的前后一致的順序。步驟是需要物理量的物理操作的那些。通常，盡管不是必須的，該 些量表現為能夠在計算機系統中被存儲、傳送、組合、比較W及W進行其它操作的電或磁信 號的形式。有時已經證明它是方便的，主要是為了通用的原因，把該些信號稱作位，值，元 素，符號，字符，術語，數字，或諸如此類。
[001引然而，應當牢記的是，所有該些和類似的術語將與適當的物理量相關聯，且僅僅是 應用于該些量的方便的標簽。除非特別聲明，否則從W下的論述中明顯的是，應當理解在 本發明的至始至終，使用諸如"附上"或"處理"或"分割（Singulating)"或"形成"或"滲 雜"或"填充"或"蝕刻"或"粗趟化"或"訪問"或"履行"或"生成"或"調整"或"創建"或 "執行"或"延續"或"索引"或"處理"或"計算"或"翻譯"或"運算"或"測定"或"測量" 或"采集"或"運行"等術語的論述，指的是計算機系統或者類似的電子計算裝置的動作和 過程，所述計算機系統或者類似的電子計算裝置將表示為計算機系統的寄存器和存儲器中 的物理（電子）量的數據操縱和變換為表述為計算機系統存儲器或寄存器或其他此類信息 存儲、傳輸或顯示的設備中的物理量的其他類似數據。
[0019] 附圖是未按比例繪制的，而且僅僅是結構的部分，W及形成該些結構的各種層可 W在圖中示出。此外，制造工藝和操作可W與本文所論述的工藝和操作一起執行。目P，在本 文示出和描述的操作之前、之間和/或之后可能存在若干工藝操作。重要的是，根據本發明 的實施例可W連同該些其他的（也許常規的）工藝和操作一起實施，而不顯著地擾亂他們。 一般來說，根據本發明的實施例可W替換和/或補充常規工藝的部分，不會不顯著影響外 圍工藝和操作。
[0020] 如本文所使用的，字母"n"指的是n型滲雜劑，W及字母"P"指的是P型滲雜劑。 加號"+ "或減號分別用來表示相對高或者相對低的滲雜劑的濃度。
[0021] 在本文中術語"溝道"W普遍接受的形式使用。也就是說，電流在FET的溝道中從 源極連接移動至漏極連接。溝道可W由n型或P型半導體材料制成，因此，FET被指定為或 者n溝道或者P溝道器件。在具體為n溝道功率MOSFET的n溝道器件的背景下論述一些 圖形；然而，根據本發明的實施例并不局限于此。也就是說，本文所描述的特征可W應用于 P溝道器件。n溝道器件的論述通過選用P型滲雜劑和材料取代相應的n型滲雜劑和材料 可W容易地映射至P溝道器件，反之亦然。
[0022