一種閃存的存儲單元柵極制備方法
【技術領域】
[0001] 本發明涉及一種半導體制造技術，尤其涉及一種閃存的存儲單元柵極制備方法。【背景技術】
[0002] 閃存是現在市場上主要的非易失存儲器裝置，被廣泛應用于手機、掌上電腦等數 碼裝備。
[0003] 如圖1所示，閃存的存儲單元區的柵極由控制柵結構層1、柵間介質層2、浮動柵結 構層3、柵介質層4、硅襯底5、淺槽隔離區結構6構成。常規的控制柵極刻蝕方法為：先進 行控制柵結構層1的刻蝕，在接觸到柵間介質層2時結束；接著將浮動柵結構層3之間的控 制柵結構層1去除；繼續對柵介質層4和柵間介質層2刻蝕；最后刻蝕浮動柵結構層3。由 于浮動柵結構層3側壁存在階梯高度，該步驟需要足夠多的時間來完全去除柵介質層4,這 會造成一定量的淺槽隔離損失，同時生產工藝復雜。
[0004] 專利申請號為200510126274. 6的中國專利，公布了一種提高各向異性的多晶硅 刻蝕工藝，包括以下步驟：貫穿刻蝕、脈沖刻蝕、脈沖主刻蝕、過刻蝕。其中脈沖主刻蝕包括 具有第一射頻脈沖功率、第一氣體流量的第一工藝，該脈沖主刻蝕還包括具有第二射頻源 脈沖功率、第二氣體流量的第二工藝，其中第一工藝與第二工藝交替進行，在第二射頻源脈 沖周期主要進行聚合物的生成和側壁的保護；在第一射頻源脈沖周期主要進行多晶硅縱向 刻蝕，該技術方案降低橫向刻蝕速率，并且具有良好的縱向刻蝕速度，包裝刻蝕速率和較大 的刻蝕面積。由此可知此方式刻蝕的過程中，第一工藝主要對多晶硅進行縱向刻蝕，第二工 藝主要進行聚合物的生成和側壁的保護，第一工藝與第二工藝交替進行，提高了縱向的刻 蝕速率，降低了橫向的刻蝕速率，并且使得等離子刻蝕過程中形成良好的各向異性的刻蝕 剖面，但是浮動柵結構層與淺溝槽隔離結構是經過一次刻蝕成型，實際上浮動柵結構層與 淺溝槽隔離結構之間存在一個階梯高度，采用此種方式制作的控制柵極，會對淺槽隔離區 或者浮動柵層造成損失，或者淺槽隔離區與浮動柵層同時造成損失。
[0005] 專利申請號為200310108277的中國專利，公開了一種用于制造閃爍存儲器控制 柵堆積結構形成工藝的改進方法，其特征在于在閃爍存儲器前道工藝集成制造過程中，在 浮動形成之后，控制柵形成之前，采用如下工序：
[0006] (1)進行第二次隧道柵氧化預清洗；（2)進行第二次隧道柵氧化，形成SI02/HT0/ SI02三層結構；（3)淀積多晶硅及其摻雜；（4)淀積硅化鎢薄膜；（5)進行常規光刻工序，其 步驟如下：(a)涂覆有機抗反射層；(b)涂覆光刻膠；(c)曝光即顯影；(6)干法刻蝕，其步驟 如下：(a)進行一步干法刻蝕，其步驟如下：首先進行有機抗反射層的刻蝕，接著進行硅化 鎢和多晶硅膜刻蝕；(b)濕法剝離去除光刻膠。
[0007] 采用此種方法生產制造的閃爍存儲器控制柵具有的優點是減少了工藝復雜性，降 低了生產成本，縮短工藝流程和生產時間，即提高了生產量，非常好的工藝穩定性；得到了 更好的控制柵堆積結構形貌，從而提高了成品率和可靠性。可見該改進方法采用的仍然是 常規的光刻工序以及干法刻蝕，同樣會因為浮動柵結構層與淺溝槽隔離結構之間的階梯高 度，對淺槽隔離區或者浮動柵層造成損失，或者淺槽隔離區與浮動柵層同時造成損失。對后 續工藝有不利影響，并最終影響半導體器件的性能和可靠性。
【發明內容】
[0008] 本發明要解決的技術問題在于，針對現有技術的上述缺陷，提供一種工藝簡單、淺 槽隔離區損失小的閃存的存儲單元柵極的制備方法，提高集成電路性能。
[0009] 本發明解決技術問題所采用的技術方案如下：
[0010] 一種閃存的存儲單元柵極制備方法，包括如下步驟：
[0011] 步驟一，于一具有淺溝槽隔離結構的半導體復合結構上依次形成柵介質層，浮動 柵結構層，柵間介質層及控制柵結構層，并于所述控制柵結構層表面形成圖案化光阻層；
[0012] 步驟二，根據所述圖案化光阻層對所述控制柵結構層進行刻蝕，以去除所述光阻 層暴露區域內的位于所述浮動柵結構層上方的控制柵結構層，并使所述淺溝槽隔離結構上 方的控制柵結構層有殘留；
[0013] 步驟三，對所述控制柵結構層（1)、所述柵間介質層及所述浮動柵結構層進行同步 刻蝕，以完全去除所述光阻層暴露區域內的所述淺溝槽隔離結構上方殘留的所述控制柵結 構層，以及完全去除所述光阻層暴露區域內的所述浮動柵結構層頂部、所述浮動柵結構層 兩側的柵間介質層，以及完全去除所述光阻層暴露區域內的所述淺溝槽隔離結構頂部的柵 介質層，以及去除所述光阻層暴露區域內一定厚度的所述浮動柵結構層，并使所述浮動柵 結構層有殘留；
[0014] 步驟四，采用高選擇比刻蝕工藝對所述光阻層暴露區域內的殘留的所述浮動柵結 構層進行刻蝕，以完全去除所述光阻層暴露區域內的浮動柵結構層，且所述淺溝槽隔離結 構的表面不被刻蝕
[0015] 作為進一步優選實施方式，本發明所述步驟二的刻蝕時間為2S-5S，使得所述淺溝 槽隔離結構上方的控制柵結構層的殘留余量范圍為400A-600八。
[0016] 作為進一步優選實施方式，本發明所述步驟三的刻蝕時間為25s-35s，刻蝕溫度為 40°C-60°C，使得所述浮動柵結構層的殘留余量范圍為200A-300A。
[0017] 作為進一步優選實施方式，本發明在所述步驟一中，所述柵介質層的材料為氧化 硅，所述浮動柵結構層的材料為多晶硅，所述柵間介質層的材料為氧化硅或氮化硅，所述控 制柵結構層的材料為多晶硅。
[0018] 作為進一步優選實施方式，本發明在所述步驟三中，所述同步刻蝕采用具有各向 異性刻蝕能力的等離子刻蝕工藝。
[0019] 作為進一步優選實施方式，本發明所述等離子刻蝕工藝對多晶硅、氧化硅、氮化硅 的選擇比為1:1:1。
[0020] 作為進一步優選實施方式，本發明所述等離子刻蝕工藝的等離子源功率為 600W-900W，偏壓設置范圍為80V-150V，刻蝕氣壓范圍為3-8MT，氣體為CF4,氣體流量為 100sccm〇
[0021] 作為進一步優選實施方式，本發明所述步驟四的刻蝕時間的范圍為20S-30S，刻蝕 速率的范圍為600人/min-1000/(/minQ
[0022] 作為進一步優選實施方式，本發明在所述步驟四中，所述高選擇比刻蝕工藝采用 的是fffir與02的混合氣體，所述高選擇比刻蝕工藝對多晶娃和氧化娃的選擇比為100 :1。
[0023] 作為進一步優選實施方式，本發明所述HBr與02的混合氣體的體積比為100:1。
[0024] 上述技術方案具有如下優點或有益效果：
[0025] (1)由于本發明采用的刻蝕方式是對所述柵間介質層及所述浮動柵結構進行同步 刻蝕方法，該刻蝕方法能有有效減少淺槽隔離區的損失，有益于后續工藝，并最終提高半導 體器件的性能和可靠性。同時使用該方法，工藝簡單，節約生產時間，提高生產效率。
[0026] (2)由于所述同步刻蝕采用具有各向異性刻蝕能力的等離子刻蝕工藝。能夠對圖 形精確控制，刻蝕成形效果好。
【附圖說明】
[0027] 參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用于說明和 闡述，并不構成對本發明范圍的限制。
[0028] 圖1是現有技術中控制柵極的刻蝕工藝流程圖；
[0029] 圖2(a)是本發明步驟一的結構示意圖；
[0030] 圖2(b)是本發明經過步驟二處理后的結構示意圖；
[0031] 圖2(c)是本發明經過步驟三處理后的結構示意圖；
[0032] 圖2(d)是本發明經過步驟四處理后的結構示意圖。
【具體實施方式】
[0033] 本發明提供一種閃存的存儲單元柵極制備方法，可應用于技術節點為45/40nm的 工藝中；可應用于Flash技術平臺中。
[0034] 本發明的核心思想是通過將對柵間介質層及浮動柵結構進行同步刻蝕方法，該刻 蝕方法能有有效減少淺槽隔離區的損失，有益于后續工藝，并最終提高半導體器件的性能 和可靠性。同時使用該方法，工藝簡單，節約生產時間，提高生產效率。
[0035] 下面結合附圖對本發明方法進行詳細說明。
[0036] 下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。
[0037] 一種閃存的存儲單元柵極制備方法，包括如下步驟：
[0038] 步驟一，如圖2 (a)所示于一具有淺溝槽隔離結構6的半導體復合結構上依次形成 柵介質層4,浮動柵結構層3,柵間介質層2及控制柵結構層1，并于所述控