瞬態電壓抑制器及其制作方法與流程

【技術領域】

本發明涉及半導體芯片制造技術領域，特別地，涉及一種瞬態電壓抑制器及其制作方法。

背景技術：

瞬態電壓抑制器(tvs)是一種用來保護敏感半導體器件，使其免遭瞬態電壓浪涌破壞而特別設計的固態半導體器件，它具有箝位系數小、體積小、響應快、漏電流小和可靠性高等優點，因而在電壓瞬變和浪涌防護上得到了廣泛的應用。靜電放電(esd)以及其他一些電壓浪涌形式隨機出現的瞬態電壓，通常存在于各種電子器件中。隨著半導體器件日益趨向小型化、高密度和多功能，電子器件越來越容易受到電壓浪涌的影響，甚至導致致命的傷害。從靜電放電到閃電等各種電壓浪涌都能誘導瞬態電流尖峰，瞬態電壓抑制器通常用來保護敏感電路受到浪涌的沖擊。基于不同的應用，瞬態電壓抑制器可以通過改變浪涌放電通路和自身的箝位電壓來起到電路保護作用。

低電容瞬態電壓抑制器適用于高頻電路的保護器件，因為它可以減少寄生電容對電路的干擾，降低高頻電路信號的衰減。為了改善瞬態電壓抑制器的反向特性，提高器件可靠性。通常采用保護環結構和金屬場板結構。但是這兩種結構引入的附加電容大，而且器件面積大，降低了器件性提高了器件制造成本。

技術實現要素：

針對現有方法的不足，提出了一種瞬態電壓抑制器及其制造方法，提高了器件性能，降低了器件制造成本。

一種瞬態電壓抑制器包括p型襯底與形成于所述p型襯底上的n型外延層，所述n型外延層包括間隔設置的第一部分與第二部分，所述瞬態電壓抑制器還包括形成于所述第一部分表面的第一p型摻雜區域、形成于所述第二部分表面的第二p型摻雜區域、及形成于所述n型外延層、所述第一p型摻雜區域及第二p型摻雜區域上的p型外延層，所述p型襯底與所述第一部分構成第一二極管，所述p型襯底與所述第二部分構成第二二極管，所述第一部分還與所述第一p型摻雜區域構成與所述第一二極管對接的第三二極管，所述第二部分還與所述第二p型摻雜區域構成與所述第二二極管對接的第四二極管，所述第一二極管的負極與所述第二二極管的負極相連，所述第三二極管的負極與所述第四二極管的負極相連。

在一種實施方式中，所述瞬態電壓抑制器還包括設置于所述p型外延層上的氧化層及設置于所述氧化層上的介質材料，所述氧化層與所述介質材料還包括對應所述第一p型摻雜區域的第一通孔與對應所述第二p型摻雜區域的第二通孔。

在一種實施方式中，所述瞬態電壓抑制器還包括貫穿所述氧化層的溝槽蝕刻窗口及貫穿所述p型外延層及n型外延層的溝槽，所述溝槽將所述n型外延層劃分為所述第一部分與所述第二部分，所述溝槽也將所述p型外延層劃分為兩個部分，所述介質材料還填充至所述溝槽及所述溝槽蝕刻窗口。

在一種實施方式中，所述溝槽及所述介質材料還延伸至所述p型襯底中。

在一種實施方式中，所述瞬態電壓抑制器還包括第一金屬層與第二金屬層，所述第一金屬層設置于所述介質材料上并通過所述第一通孔電連接所述p型外延層以及通過所述第二通孔電連接所述p型外延層，所述第二金屬層設置于所述p型襯底遠離所述n型外延層的一側，所述第一通孔與所述第二通孔均延伸至所述p型外延層中。

一種瞬態電壓抑制器的制作方法，其包括如下步驟：

提供p型襯底，在所述p型襯底制作n型外延層，在所述n型外延層表面形成第一氧化層；

利用第一光刻膠作為掩膜，刻蝕所述第一氧化層形成第一注入窗口與第二注入窗口，所述第一注入窗口對應第一部分，所述第二注入窗口對應第二部分，去除第一光刻膠，通過所述第一注入窗口與所述第二注入窗口進行p型離子注入從而在所述n型外延層表面形成第一p型摻雜區域以及第二p型摻雜區域，去除所述第一氧化層；

在所述n型外延層、所述第一p型摻雜區域、第二p型摻雜區域上形成p型外延層；

在所述p型外延層上形成第二氧化層；

利用第二光刻膠作為掩膜，刻蝕所述第二氧化層形成溝槽蝕刻窗口，去除第二光刻膠，通過所述溝槽蝕刻窗口對所述p型外延層及所述n型外延層進行溝槽蝕刻，所述n型外延層被溝槽分成間隔設置的第一部分與第二部分；

其中，所述p型襯底與所述第一部分構成第一二極管，所述p型襯底與所述第二部分構成第二二極管，所述第一部分還與所述第一p型摻雜區域構成與所述第一二極管對接的第三二極管，所述第二部分還與所述第二p型摻雜區域構成與所述第二二極管對接的第四二極管，所述第一二極管的負極與所述第二二極管的負極相連，所述第三二極管的負極與所述第四二極管的負極相連。

在一種實施方式中，所述方法還包括以下步驟：

在所述溝槽蝕刻窗口中、所述溝槽中及所述第二氧化層上形成介質材料。

在一種實施方式中，所述介質材料還延伸至所述p型襯底中。

在一種實施方式中，所述方法還包括以下步驟；

形成貫穿所述第二氧化層及所述介質材料且對應所述第一p型摻雜區域的第一通孔；

形成貫穿所述第二氧化層及所述介質材料且對應所述第二p型摻雜區域的第二通孔；

形成設置于所述介質材料上并通過所述第一通孔連接所述p型外延層及通過所述第二通孔連接所述p型外延層的第一金屬層；及

形成設置于所述p型襯底遠離所述n型外延層的表面的第二金屬層。

在一種實施方式中，所述第一通孔與所述第二通孔均延伸至所述p型外延層中。

相較于現有技術，本發明提出了一種瞬態電壓抑制器及其制作方法，在傳統瞬態電壓抑制器基礎上，通過工藝改進使四支二極管集成并聯到一起，降低了器件寄生電容，器件面積小，工藝難度低，減小了器件制造成本。改進后的瞬態電壓抑制器的保護特性和可靠性都得到了提升。此外，先制作p型摻雜區域再進行p型外延層，p型摻雜區域和n型外延層形成的pn結作為放電二極管，器件頂部和電極接觸的p型外延層避免了注入導致的界面損傷，降低了器件的漏電流，改進后的瞬態電壓抑制器的保護特性和可靠性都得到了提升。

【附圖說明】

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖，其中：

圖1是本發明瞬態電壓抑制器的結構示意圖。

圖2是圖1所示瞬態電壓抑制器的等效電路示意圖。

圖3是圖1所示瞬態電壓抑制器的制作方法的流程圖。

圖4-圖11是圖3所示制作方法的各步驟的結構示意圖。

【主要元件符號說明】

瞬態電壓抑制器100；p型襯底101；n型外延層102；第一部分1021；第二部分1022；n型摻雜區域104；第一p型摻雜區域103；第二p型摻雜區域104；氧化層115、105；介質材料106；第一金屬層107；第二金屬層108；第一通孔112；第二通孔113；第一二極管121；第二二極管122；第三二極管123；第四二極管124；溝槽蝕刻窗口110；溝槽111；第一注入窗口116；第二注入窗口117；步驟s1～s9

【具體實施方式】

下面將對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明的一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例，都屬于本發明保護的范圍。

為解決現有技術瞬態電壓抑制器面積大，工藝難度高，器件制造成本高等技術問題，本發明提供一種改進后的瞬態電壓抑制器，請參閱圖1及圖2，圖1是本發明瞬態電壓抑制器100的結構示意圖，圖2是圖1所示瞬態電壓抑制器100的等效電路示意圖。所述瞬態電壓抑制器100包括p型襯底101、形成于所述p型襯底101上的n型外延層102、形成于所述n型外延層102表面的第一p型摻雜區域103及第二p型摻雜區域104、形成于所述n型外延層102、第一p型摻雜區域103及第二p型摻雜區域104上的p型外延層109、形成于所述p型外延層109上的氧化層105、形成于所述氧化層105上的介質材料106、形成于所述介質材料106上的第一金屬層107、及形成于所述p型襯底101遠離所述n型外延層102的表面的第二金屬層108。

所述n型外延層102包括間隔設置的第一部分1021與第二部分1022，所述第一p型摻雜區域103形成于所述第一部分1021的表面、所述第二p型摻雜區域104形成于所述第二部分1022表面。

所述瞬態電壓抑制器100還包括貫穿所述氧化層105的溝槽蝕刻窗口110及貫穿所述p型外延層109及n型外延層102的溝槽111，所述溝槽111將所述n型外延層102劃分為所述第一部分1021及所述第二部分1022，所述溝槽也111將所述p型外延層109劃分為分別位于所述第一部分1021及所述第二部分1022上的兩個部分，所述介質材料106還填充至所述溝槽111及所述溝槽蝕刻窗口110。本實施方式中，所述溝槽111及所述介質材料106還延伸至所述p型襯底101中。

所述氧化層105與所述介質材料106還包括對應所述第一p型摻雜區域103的第一通孔112與對應所述第二p型摻雜區域104的第二通孔113，所述第一金屬層108設置于所述介質材料106上并通過所述第一通孔112電連接所述p型外延層109以及通過所述第二通孔113電連接所述p型外延層109，所述第二金屬層108設置于所述p型襯底101遠離所述n型外延層102的一側。進一步地，所述第一通孔112與所述第二通孔113均延伸至所述p型外延層102中。所述第一金屬層107與所述第二金屬層108可以分別作為所述瞬態電壓抑制器100的輸入端與輸出端。

本實施方式中，所述p型襯底101與所述第一部分1021構成第一二極管121，所述p型襯底101與所述第二部分1022構成第二二極管122，所述第一部分1021還與所述第一p型摻雜區域103構成與所述第一二極管121對接的第三二極管123，所述第二部分1022還與所述第二p型摻雜區域104構成與所述第二二極管122對接的第四二極管124，所述第一二極管121的負極與所述第二二極管122的負極相連，所述第三二極管123的負極與所述第四二極管124的負極相連。

請參閱圖3-圖11，圖3是圖1所示瞬態電壓抑制器100的制作方法的流程圖，圖4-圖11是圖3所示制作方法的各步驟的結構示意圖。所述瞬態電壓抑制器100的制作方法包括以下步驟s1～s9。

步驟s1，請參閱圖4，提供p型襯底101，在所述p型襯底101制作n型外延層102，在所述n型外延層102表面形成氧化層115。所述p型襯底101為p型硅片。所述氧化層115的材料可以為二氧化硅sio2，具體地，本實施方式中，所述sio2的氧化層115可以通過對所述n型外延層102的上表面進行熱氧化而形成。

步驟s2，請參閱圖5，利用第一光刻膠作為掩膜，刻蝕所述氧化層105形成第一注入窗口116及第二注入窗口117，去除第一光刻膠。

步驟s3，請參閱圖6，通過所述第一注入窗口116及第二注入窗口117進行p型離子注入從而在所述n型外延層102表面形成第一p型摻雜區域103以及第二p型摻雜區域104，去除所述氧化層115。

步驟s4，請參閱圖7，在所述n型外延層102、所述第一p型摻雜區域103、第二p型摻雜區域104上形成p型外延層109。

步驟s5，請參閱圖8，在所述p型外延層109上形成氧化層105。具體地，可以通過在對所述p型外延層109進行熱氧化形成所述氧化層105。

步驟s6，請參閱9，利用第二光刻膠作為掩膜，使用干法/濕法刻蝕所述氧化層105形成溝槽蝕刻窗口110，去除第二光刻膠。

步驟s7，請參閱圖10，通過所述溝槽蝕刻窗口110對所述p型外延層109及所述n型外延層102進行干法蝕刻形成溝槽111，所述n型外延層102被所述溝槽111分成間隔設置的第一部分1021與第二部分1022，所述p型外延層109也被分成間隔設置的兩個部分。所述溝槽122可以貫穿所述n型外延層102，使得所述第一部分1021與所述第二部分1022間隔設置且不直接連接。本實施方式中，所述溝槽122還延伸至所述p型襯底101中。

步驟s8，請參閱圖11，在所述溝槽蝕刻窗口110、溝槽111中及所述氧化層105上形成介質材料106。

步驟s9，請參閱圖1，利用第三光刻膠作為掩膜，刻蝕所述介質材料106、所述氧化層105及所述p型外延層109的部分所述形成第一通孔112與第二通孔113，所述第一通孔112對應所述第一部分1021，所述第二通孔113對應所述第二部分1052，去除第三光刻膠，形成設置于所述介質材料106上并通過所述第一通孔112連接所述p型外延層109及通過所述第二通孔113連接所述p型外延層109的第一金屬層107，以及形成設置于所述p型襯底101遠離所述n型外延層102的表面的第二金屬層108。

相較于現有技術，本發明提出了一種瞬態電壓抑制器100及其制作方法，在傳統瞬態電壓抑制器基礎上，通過工藝改進使四支二極管121-124集成并聯到一起，降低了器件寄生電容，器件面積小，工藝難度低，減小了器件制造成本。改進后的瞬態電壓抑制器100的保護特性和可靠性都得到了提升。此外，先制作p型摻雜區域103、104再進行p型外延層109，其中p型摻雜區域103、104和n型外延層102形成的pn結作為放電二極管，器件頂部和電極接觸的p型外延層109避免了注入導致的界面損傷，降低了器件的漏電流，改進后的瞬態電壓抑制器100的保護特性和可靠性都得到了提升。

以上所述的僅是本發明的實施方式，在此應當指出，對于本領域的普通技術人員來說，在不脫離本發明創造構思的前提下，還可以做出改進，但這些均屬于本發明的保護范圍。