半導體器件、其制作方法及其制作的存儲器與流程

本發明涉及電子技術領域，具體涉及一種具有集成電路的半導體器件、其制作方法及其制作的存儲器。

背景技術：

集成電路設計者制造更快且更小的集成電路的一種方式是通過減小構成集成電路的各個元件之間的分隔距離。這種增加襯底上的電路元件的密度的工藝通常稱為提高器件集成水平。在設計具有較高集成水平的集成電路的工藝中，已研發出改進的器件溝槽的制造方法。

常見的集成電路元件的一個實例是晶體管。晶體管用于許多不同類型的集成電路，包含存儲器裝置和處理器。典型的晶體管包括形成于襯底表面處的源極、漏極和柵極。目前，已經研發出垂直晶體管構造，其消耗較少的襯底“有效面積”，且因此有助于提高器件集成水平。

晶體管的構造需要不斷改進習知的常見缺點，特別是電場變化所產生的結面漏電(junctionleakage)現象，藉以此提高最終半導體器件的性能。

技術實現要素：

本發明的主要目的在于提供一種半導體器件、其制作方法及其制作的存儲器，通過設置非對稱有源區來達到控制有源區電流的目的，以改善結面漏電(junctionleakage)現象。

為實現上述目的，本發明提供一種半導體器件的制作方法，包括：

提供一半導體襯底，在所述半導體襯底上形成隔離結構，所述隔離結構將所述半導體襯底隔離為多個有源區；

形成一掩膜層，所述掩膜層覆蓋所述半導體襯底；

在所述有源區內形成一第一凹槽，且去除與所述第一凹槽沿一第一方向上相鄰的所述隔離結構上的所述掩膜層，所述第一凹槽沿所述第一方向上相對的兩側面與其相鄰的所述隔離結構的側面重合；

形成一多晶硅層，所述多晶硅層覆蓋所述掩膜層、所述隔離結構以及所述第一凹槽；

沿所述第一方向對所述多晶硅層進行傾斜離子注入；

對所述多晶硅層進行氧化，以形成氧化硅層；

去除具有離子摻雜的所述氧化硅層；以及

以剩余的所述氧化硅層和所述掩膜層為掩膜，對所述第一凹槽下方的所述有源區進行刻蝕形成第二凹槽，所述第二凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道。

可選的，所述有源區呈條狀，所述有源區的寬度方向為所述第一方向，所述有源區的長度方向為一第二方向，所述第一方向和第二方向相互垂直；所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同以及上述組合之其中之一。

可選的，形成所述第二凹槽的步驟包括：

以剩余的氧化硅層為掩膜對所述第一凹槽下方的所述有源區進行第一次刻蝕；以及

以所述掩膜層為掩膜對所述第一凹槽下方的所述有源區以及與所述第一凹槽沿所述第一方向上相鄰的所述隔離結構進行第二次刻蝕，在所述有源區區域內形成所述第二凹槽，且剩余的所述氧化硅層被全部去除。

可選的，形成所述第二凹槽之后，還包括：

在所述第二凹槽內依次形成一柵介質層、一第一金屬層以及一第二金屬層。

可選的，形成所述柵介質層、所述第一金屬層以及所述第二金屬層之后，還包括：

對所述第一金屬層以及所述柵介質層進行回刻。

可選的，所述第一次刻蝕和第二次刻蝕均為干法刻蝕，所述第一次刻蝕對所述氧化硅層和所述掩膜層的刻蝕選擇比大于5:1。

相應的，本發明還提供一種半導體器件，包括：

一半導體襯底，所述半導體襯底中形成有隔離結構以及通過所述隔離結構進行隔離的多個有源區；以及

至少一凹槽，貫通所述隔離結構與所述有源區，所述凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道。

可選的，所述有源區呈條狀，所述有源區的寬度方向為一第一方向，所述有源區的長度方向為一第二方向，所述第一方向和第二方向相互垂直；所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同以及上述組合之其中之一。

可選的，所述半導體器件還包括：

形成于所述凹槽內的柵極結構。

可選的，所述柵極結構包括依次位于所述凹槽內的柵介質層、第一金屬層以及第二金屬層，所述第二金屬層的頂面高度相對于所述柵介質層和所述第一金屬層的側緣高度更加接近所述凹槽的開口。

相應的，本發明還提供一種存儲器，包括如上所述的半導體器件。

與現有技術相比，本發明提供的半導體器件、其制作方法及其制作的存儲器具有以下有益效果：

1、本發明在形成第一凹槽之后再沉積多晶硅層，對多晶硅層進行離子注入，由于是沿第一方向對所述多晶硅層進行傾斜離子注入，在第一凹槽的某些位置避免了離子注入，然后對多晶硅層進行氧化并去除具有離子摻雜的氧化硅層，由此在第一凹槽的一些位置處形成有氧化硅層，在其他位置處不存在氧化硅層，接著以剩余的氧化硅層為掩膜對第一凹槽進行刻蝕，最終形成的第二凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道，由此形成的半導體器件具有非對稱的有源區，從而實現對有源區電流的控制，以此改善結面漏電現象，提高半導體器件的電學性能；

2、本發明在第二凹槽內依次形成柵介質層、第一金屬層以及第二金屬層之后，還包括對所述柵介質層與第一金屬層進行回刻，使得第二金屬層的頂面高度相對于柵介質層和第一金屬層的側緣高度更加接近所述第二凹槽的開口，從而進一步改善半導體器件由于電場變化所產生的結面漏電現象。

附圖說明

圖1為本發明一實施例所提供的半導體器件的制作方法的流程圖；

圖2為本發明一實施例中的半導體器件在其執行步驟s100過程中的俯視圖；

圖3a-3c為圖2所示的本發明一實施例中的半導體器件在其執行步驟s100過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖4a-4c為本發明一實施例中的半導體器件在其執行步驟s200過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖5a-5c為本發明一實施例中的半導體器件在其執行步驟s300過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖6a-6c為本發明一實施例中的半導體器件在其執行步驟s400過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖7為本發明一實施例中的半導體器件在其執行步驟s500過程中的俯視圖；

圖8a-圖8c為圖7所示的本發明一實施例中的半導體器件在其執行步驟s500過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖9a-9c為本發明一實施例中的半導體器件在其執行步驟s600過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖10a-10c為本發明一實施例中的半導體器件在其執行步驟s700過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖11a-11c、圖12a-12c、圖13a-13b為本發明一實施例中的半導體器件在其執行步驟s800過程中沿aa’、bb’、cc’方向的剖面示意圖；

圖14為本發明一實施例所提供的半導體器件的俯視圖；

圖15為圖14所示的本發明一實施例中的半導體器件在dd’方向的剖面示意圖。

其中，附圖標記如下：

10-半導體襯底；

11-隔離結構；

12-有源區；

13-掩膜層；

14-圖形化的光刻膠層；

15-第一凹槽；

16-多晶硅層；16’-具有摻雜離子的多晶硅層；

17-氧化硅層；17’-具有摻雜離子的氧化硅層；

18-第二凹槽；

19-柵介質層；

20-第一金屬層；

21-第二金屬層

22-柵極結構；

m-字線形成區域；

n-離子注入區；

α-離子注入角度；

β-離子注入角度。

具體實施方式

為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容做進一步說明。當然本發明并不局限于該具體實施例，本領域的技術人員所熟知的一般替換也涵蓋在本發明的保護范圍內。

其次，本發明利用示意圖進行了詳細的表述，在詳述本發明實例時，為了便于說明，示意圖不依照一般比例局部放大，不應對此作為本發明的限定。

本發明提供一種半導體器件的制作方法，如圖1所示，所述半導體器件的制造方法包括：

步驟s100，提供一半導體襯底，在所述半導體襯底上形成隔離結構，所述隔離結構將所述半導體襯底隔離為多個有源區；

步驟s200，形成一掩膜層，所述掩膜層覆蓋所述半導體襯底；

步驟s300，在所述有源區內形成一第一凹槽，且去除與所述第一凹槽沿一第一方向上相鄰的所述隔離結構上的所述掩膜層，所述第一凹槽沿所述第一方向上相對的兩側面與其相鄰的所述隔離結構的側面重合；

步驟s400，形成一多晶硅層，所述多晶硅層覆蓋所述掩膜層、所述隔離結構以及所述第一凹槽；

步驟s500，沿所述第一方向對所述多晶硅層進行傾斜離子注入；

步驟s600，對所述多晶硅層進行氧化，以形成氧化硅層；

步驟s700，去除具有離子摻雜的所述氧化硅層；以及

步驟s800，以剩余的所述氧化硅層和所述掩膜層為掩膜，對所述第一凹槽下方的所述有源區進行刻蝕形成第二凹槽，所述第二凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道。

本發明提供的半導體器件的制作方法中，在形成第一凹槽之后再沉積多晶硅層，對多晶硅層進行離子注入，由于是沿所述第一方向對所述多晶硅層進行傾斜離子注入，在第一凹槽的某些位置避免了離子注入，然后對多晶硅層進行氧化并去除具有離子注入的氧化硅層，由此在第一凹槽的一些位置處形成有氧化硅層，在其他位置處不存在氧化硅層，接著以剩余的氧化硅層為掩膜對第一凹槽進行刻蝕，最終形成的第二凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道，由此形成的半導體器件具有非對稱的有源區，從而實現對有源區電流的控制，以此改善結面漏電現象，提高半導體器件的電學性能。

以下結合附圖對本發明所提供的半導體器件的制作方法作進一步詳細說明。

圖2為本發明一實施例中的半導體器件在其執行步驟s100過程中的俯視圖，圖3a-圖3c為圖2所示的本發明一實施例中的半導體器件在其執行步驟s100過程中沿aa’、bb’、cc’方向的剖面示意圖。

在步驟s100中，具體參考圖2和圖3a～3c所示，提供一半導體襯底10，在所述半導體襯底10上形成隔離結構11，所述隔離結構11將所述半導體襯底10隔離為多個有源區12，多個有源區12陣列排布(為簡便，圖2中僅示意出了在y方向上規則排列的三個有源區12)。所述半導體襯底10的材質可以為單晶硅、多晶硅、無定型硅、硅鍺化合物或絕緣體上硅(soi)等，或者本領域技術人員已知的其他材料，在所述半導體襯底10中還可以形成摻雜區或者其它半導體結構，本發明對此不做限定。所述隔離結構11用于實現多個所述有源區12的電隔離，所述隔離結構11優選為淺溝槽隔離結構(sti)。所述隔離結構11的材質可以為氧化硅以及氮化硅等絕緣材料中的一種或多種。

所述有源區12可以呈條狀，所述有源區12的寬度方向為所述第一方向(如圖2中的y方向)，所述有源區12的長度方向為一第二方向(如圖2中的x方向)，所述第一方向和第二方向相互垂直。所述有源區12具有規定的尺寸，例如在本實施例中，所述有源區12在x方向上的長度為h1，在y方向上的寬度為h2，在z方向上的高度為h3。多個所述有源區12規則排列，并且多個所述有源區12沿其縱向(x方向)形成直線(圖中未示出)。其中，x、y、z相互垂直。

在圖2中，區域m為后續的字線形成區域(字線形成區域上包括位于有源區12上的柵極以及位于隔離結構11上與柵極一體形成的導電層)，所述字線形成區域沿第一方向(y方向)延伸，本實施例中，所述有源區12的長度所在的方向與所述字線形成區域m垂直設置(即二者之間的夾角為90度)。在其他實施例中，所述有源區12的長度所在的方向與所述字線形成區域m之間的夾角可以小于90度，例如所述夾角優選為18度±1度或30度±1度。

圖4a-圖4c為本發明一實施例中的半導體器件在其執行步驟s200過程中沿aa’、bb’、cc’方向的剖面示意圖。如圖4a-圖4c所示，在步驟s200中，在半導體襯底10上形成一掩膜層13，所述掩膜層13覆蓋所述半導體襯底10，即所述掩膜層13覆蓋所述有源區12與所述隔離結構11。所述掩膜層13例如為絕緣材料，其材質優選為氧化硅或氮化硅，所述掩膜層13的電阻率為2*10¹¹ωm～1*10²⁵ωm；所述掩膜層13可以采用原子沉積(atomiclayerdeposition，ald)或等離子蒸汽沉積(chemicalvapordeposition)而成，或本領域技術人員已知的其他方法形成，所述掩膜層13的厚度優選為3nm～500nm。

圖5a-圖5c為本發明一實施例中的半導體器件在其執行步驟s300過程中沿aa’、bb’、cc’方向的剖面示意圖。如圖5a-圖5c所示，在步驟s300中，在每個有源區12內形成一第一凹槽15，且去除與所述第一凹槽15沿第一方向上相鄰的所述隔離結構上的所述掩膜層13，所述第一凹槽15沿第一方向(y方向)上相對的兩側面與其相鄰的所述隔離結構11的側面重合。即所述第一凹槽15在y方向上的尺寸與所述有源區12在y方向上的寬度相等，所述第一凹槽15在y方向上的尺寸為h2，所述第一凹槽15在x方向上的尺寸小于所述有源區12在x方向上的尺寸，所述第一凹槽15在x方向上的尺寸等于后續在字線形成區域形成的字線的寬度。在刻蝕形成所述第一凹槽15的過程中同時去除在y方向上相鄰的所述第一凹槽15之間的所述隔離結構11上的掩膜層13，即在刻蝕形成第一凹槽15的過程中同時去除所述字線形成區域內的隔離結構11上的掩膜層13。優選的，刻蝕形成第一凹槽15的具體方法可以是等離子體蝕刻。

具體的，在步驟s300中，首先在所述半導體襯底10上涂覆一光刻膠層，然后通過曝光與顯影工藝形成圖形化的光刻膠層14，所述圖形化的光刻膠層14暴露出后續預定形成凹槽的區域內的掩膜層13，并同時暴露出在y方向上預定形成的凹槽之間的掩膜層13。然后通過刻蝕工藝去除暴露出的所述掩膜層13，然后通過刻蝕工藝去除暴露出的部分厚度的半導體襯底10，在所述有源區12內形成第一凹槽15，最后去除所述圖形化的光刻膠層14。所述第一凹槽15的一相對的兩側面(與x方向相平行的兩個側面，即沿字線形成區域寬度方向排列的兩側面)與所述隔離結構11的一相對的兩側面(與x方向相平行的兩個側面)重合，即在y方向上，所述第一凹槽15與所述隔離結構11交替排列。

圖6a-圖6c為本發明一實施例中的半導體器件在其執行步驟s400過程中沿aa’、bb’、cc’方向的剖面示意圖。如圖6a-圖6c所示，在步驟s400中，沉積一多晶硅層16，所述多晶硅層16覆蓋所述掩膜層13、所述隔離結構11以及所述第一凹槽15的底部及側壁。所述第一多晶硅層16可以采用原子沉積或等離子蒸汽沉積等沉積工藝沉積而成，或者本領域技術人員已知的其他方法形成，所述第一多晶硅層16厚度優選為3nm～500nm。

圖7為本發明一實施例中的半導體器件在其執行步驟s500過程中的俯視圖，圖8a-圖8c為圖7所示的本發明一實施例中的半導體器件在其執行步驟s500過程中沿aa’、bb’、cc’方向的剖面示意圖。

在步驟s500中，具體參考圖7和圖8a～8c所示，沿所述第一方向對所述多晶硅層16進行傾斜離子注入。所述離子注入的方向與第一方向(y方向或字線形成區域長度方向)呈一銳角，即在0度與90度之間，可以使得所述第一凹槽15沿第一方向的兩側中的一側形成離子注入區(例如圖7中靠近c側的離子注入區n)，由于離子注入方向的原因，在所述第一凹槽15沿第一方向的兩側中的另一側(例如圖7中靠近c’側)并未注入進離子，故而在所述第一凹槽15的另一側并未形成離子注入區。優選的，注入的離子具體可以是硼元素。因此，所述第一凹槽15內的特定部位達到氧化、刻蝕等制程選擇比改變的表面特性改質效果。

如圖7與圖8a所示，在aa’方向上，所述掩膜層13上的多晶硅層16、所述第一凹槽15底部的多晶硅層16均接收離子注入，形成具有摻雜離子的多晶硅層16’，所述第一凹槽15的側壁則沒有接收離子注入，所述第一凹槽15的側壁仍為原來的多晶硅層16(即未摻雜的多晶硅層)。

如圖7與圖8b所示，在bb’方向上，所述掩膜層13上的多晶硅層16接收離子注入，形成具有離子摻雜的多晶硅層16’，所述第一凹槽15的底部及側壁，由于離子注入的方向與角度的原因，并沒有接收到離子注入，仍為原來的多晶硅層16(即未摻雜的多晶硅層)。

如圖7與圖8c所示，在cc’方向上，離子注入方向與y方向呈一銳角，所述隔離結構11上一側的多晶硅層16接收離子注入，形成具有摻雜離子的多晶硅層16’，另一側并未接受離子注入。具體的，所述第一凹槽15的左側(靠近圖7中c側)的側壁及底部接收離子注入，形成具有摻雜離子的多晶硅層16’，所述第一凹槽15的右側(靠近圖7中c’側)的側壁及底部沒有接收到離子注入，仍為多晶硅層16(即未摻雜的多晶硅層)。其中，所述第一凹槽15的底部接收離子注入與沒有接收離子注入的區域的劃分是根據離子注入的角度來確定的，離子注入角度大，則接收離子注入的區域大，離子注入角度小，則接收離子注入的區域小，隨著離子注入角度的增加，所述第一凹槽15的底部接收離子注入的區域隨之增加。所述離子注入角度在0度與90度之間，可以根據實際需要確定。

需要說明的是，所述離子注入可以由兩個方向，離子注入方向與y方向的一側呈一銳角或者離子注入方向與y方向的另一側呈一銳角。如圖8c所示，在溝槽左側與y方向組成的α角，所述α角的范圍為0度到90度，或者，在溝槽右側與y方向組成的β角，所述β角的范圍也為0度到90度。所述離子注入的方向及角度由實際的工藝條件及需求確定。

圖9a-圖9c為本發明一實施例中的半導體器件在其執行步驟s600過程中沿aa’、bb’、cc’方向的剖面示意圖。如圖9a-圖9c所示，在步驟s600中，對所述多晶硅層16以及具有離子摻雜的多晶硅層16’進行氧化形成氧化硅層17以及具有離子摻雜的氧化硅層17’，所述多晶硅層16氧化形成氧化硅層17，所述具有離子摻雜的多晶硅層16’氧化形成具有離子摻雜的氧化硅層17’，所述氧化硅層17與具有離子摻雜的氧化硅層17’具有不同的選擇刻蝕比。本實施例中，在腔室中通入氧氣或臭氧進行氧化工藝，所述氧化工藝的溫度范圍為300度～1200度，例如所述氧化工藝的溫度為300度、600度、900度或1200度。

圖10a-圖10c為本發明一實施例中的半導體器件在其執行步驟s700過程中沿aa’、bb’、cc’方向的剖面示意圖。如圖10a-圖10c所示，在步驟s700中，去除具有離子摻雜的氧化硅層17’，形成如圖10a-圖10c所示的圖形。具體的，可以采用濕法刻蝕，優選以氫氟酸(hf)溶液為刻蝕劑，對具有離子摻雜的氧化硅層17’的刻蝕速率大于對氧化硅層17的刻蝕速率，最終去除所述具有離子摻雜的氧化硅層17’，保留所述氧化硅層17。

圖11a-圖11c、圖12a-圖12c為本發明一實施例中的晶體管在其執行步驟s800過程中沿aa’、bb’、cc’方向的剖面示意圖。在步驟s800中，以剩余的氧化硅層17和所述掩膜層13為掩膜，對所述第一凹槽15下方的有源區12進行刻蝕形成第二凹槽18，所述第二凹槽18在所述有源區12內的部位形成為非對稱結構的電晶管u形通道。如圖11a-圖11c所示，首先以剩余的所述氧化硅層17為掩膜對所述第一凹槽15下方的有源區12進行第一次刻蝕，由于不同區域剩余的氧化硅層17不同，由于所述氧化硅層17的掩膜作用，故而刻蝕有源區12的深度也不相同。具體的說，請參考圖10a和11a所示，在aa’方向上，可以直接去刻蝕第一凹槽15下方的有源區12，故而其有源區12刻蝕的較深。請參考圖10b和11b所示，在bb’方向上，由于第一凹槽15底部具有氧化硅層17，先需刻蝕掉第一凹槽15底部的氧化硅層17，再去刻蝕第一凹槽15下方的有源區12，故而其有源區12刻蝕的較淺。請參考圖10c和11c所示，在cc’方向上，由于左側(靠近c側)的第一凹槽15底部未保留氧化硅層17，而在右側(靠近c’側)的第一凹槽15底部保留有氧化硅層17，所以第一凹槽15左側的底部有源區12刻蝕較多，而右側的底部有源區12刻蝕較少。亦即，第一凹槽15底部的有源區12刻蝕后形成的第二凹槽18為非對稱結構的電晶管u形通道，所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同以及上述組合之其中之一。優選的，所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、以及所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同，從而使得后續形成的具有非對稱結構u形通道的電晶管在坡度比較大，且深度比較深的位置處具有較高的驅動電流，以此實現對有源區電流的控制，改善結面漏電現象。

具體的，在所述第一次刻蝕中，選擇所述氧化硅層17對所述掩膜層13具有高選擇比(例如是大于5:1)的氣體作為刻蝕氣體，使得第一次刻蝕以刻蝕所述氧化硅層17為主，例如所述選擇比可以6:1、7:1、8:1、9:1或10:1，或者本領域技術人員已知的其他選擇比，所述刻蝕氣體為以鹵素為主的氣體，例如氯氣(cl)、溴氣(br)等，均以等離子體形成存在。

然后，以所述掩膜層13為掩膜對所述第一凹槽15下方的有源區12以及與所述第一凹槽15沿第一方向上相鄰的隔離結構11進行第二次刻蝕，如圖12a-圖12c所示。在第二次刻蝕中，增加對所述氧化硅層17的刻蝕氣體，優選為四氟化碳(cf4)、三氟甲烷(chf3)等，對第一凹槽15下方的有源區12以及在y方向上的所述第一凹槽15之間的所述隔離結構11進行第二次刻蝕，形成第二凹槽18。請對比圖12a與12b所示，并參照圖11a與圖11b，圖12b中的第二凹槽深度要小于圖12a中第二凹槽深度，其深度差在0.01nm與100nm之間，即所述第二凹槽18在所述有源區12內的部位形成為非對稱結構的電晶管u形通道，所述電晶管u形通道在平行所述第二方向(x方向)的兩平行向上的底部深度不同。請參照圖12c所示，由于第二次刻蝕對沒有掩膜層13保護的所述隔離結構11也進行了刻蝕，并且由于圖10c中所述氧化硅層17的保留，在第二凹槽18在所述有源區12內的部分形成為非對稱結構。具體的，所述第二凹槽18在所述有源區12內的部位形成為非對稱結構的電晶管u形通道，所述電晶管u形通道在所述第一方向(y方向)相對布置的兩側坡度不同(即不同的曲率)，其所述坡度中水平方向(對應y方向)的差值在0.01nm與100nm之間，即，h4與h5的差值在0.01nm與100nm之間。

可知，在所述第二凹槽18的底部，在第二方向上(x方向)上，所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同，在第一方向(y方向)上，所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同，由此形成非對稱結構的電晶管u形通道，最終形成具有非對稱有源區的半導體器件，例如包含有非對稱溝道的u形通道的電晶管，從而實現對溝道電流的控制，改善結面漏電現象，提高半導體器件的電學性能。

如圖13a-圖13b所示，形成第二凹槽18之后，所述半導體器件的制作方法還包括在所述字線形成區域中形成字線，所述字線由第二凹槽中的柵極以及隔離結構11上的導電層構成。所述柵極例如是柵極介質層和柵極導電層的組合。所述導電層例如是第一金屬層和第二金屬層的組合。可通過如下方式形成：首先，在半導體襯底10上形成柵介質層19，所述柵介質層19覆蓋所述掩膜層13、第二凹槽18以及所述隔離區11，然后進行刻蝕工藝，僅保留第二凹槽中的柵介質層19，所述柵介質層19覆蓋所述第二凹槽的側壁及底部；接著，在半導體襯底10上形成導電層(如第一金屬層20和第二金屬層21)，所述導電層覆蓋所述掩膜層13、所述柵介質層19以及所述隔離區11，然后進行刻蝕工藝，保留第二凹槽中的第一金屬層20和第二金屬層21作為柵極導電層，以及保留字線形成區域中隔離區上的第一金屬層20和第二金屬層21。所述第一金屬層20覆蓋所述柵介質層19，在所述第二凹槽內形成一深度小于第二凹槽的凹槽，所述第二金屬層21填充滿所述凹槽。所述柵介質層19可以為二氧化硅等傳統的柵介質材料，也可以為高k介質材料，作為優選方案，本實施例中所述柵介質層19的材料為二氧化硅。所述柵介質層19可以通過原子沉積或等離子蒸汽沉積等沉積工藝形成。所述第一金屬層20與所述第二金屬層21的材質為鎢、鈦、鎳、鋁、鉑、氮化鈦、n型多晶硅或p型多晶硅，其電阻率為2*10^-8ωm～1*10²ωm；所述第一金屬層20與第二金屬層21采用原子沉積或等離子蒸汽沉積而成。

進一步的，還可采用等離子刻蝕工藝對第二溝槽中的所述柵介質層19與第一金屬層20進行回刻，回刻過程中利用對第一金屬層20的刻蝕速率高于對第二金屬層21的刻蝕速率的氣體對所述柵介質層19與第一金屬層20進行回刻來實現，使得所述第二金屬層21的頂面高度相對于所述柵介質層19和所述第一金屬層20的側緣高度更加接近所述第二凹槽18的開口，其高度差h6是所述有源區12的高度h3的0.01％～15％。所述第二金屬層21與所述柵介質層19、第一金屬層20相比，其高度突出的特征能夠改善半導體器件由于電場變化所產生的漏電流，進一步提高半導體器件的電學性能。

圖14為本發明一實施例所提供的半導體器件的俯視圖，圖15為圖14所示的本發明一實施例中的半導體器件在dd’方向的剖面示意圖。如圖14與圖15所示，采用本發明所述的半導體器件的制作方法最終形成的半導體器件包括半導體襯底10，形成于半導體襯底10內的隔離結構11，所述隔離結構11將所述半導體襯底10隔離為多個有源區12；還包括形成于有源區12上的字線22。需要說明的是，圖14與圖15只是簡單的示意出了半導體器件的一些結構，用于說明本發明所述的技術方案。從圖15可以看出，在dd’方向上，在所述有源區12內，所述有源區12兩側具有不同的坡度，即所述有源區12在dd’方向上相對布置的兩個側面的坡度不同，由此形成具有非對稱有源區的半導體器件，從而實現對半導體器件內溝道電流的控制，達到提高半導體器件性能的目的。

并且從圖14可以看出，所述有源區12與所述字線22之間的夾角為銳角。而在圖2～圖13是以所述夾角為直角進行說明的，均是為了更好的說明本發明所述的半導體器件的制造方法。在本發明中，所述夾角并不受限定，可以根據實際工藝條件或實際需求來確定。如上所述，所述夾角的優選角度為18度±1度或30度±1度。

相應的，本發明還提供一種半導體器件，采用上述半導體器件的制作方法制作而成。請參考圖12a～圖12c以及圖13a～圖13b所示，所述半導體器件包括：

一半導體襯底10，形成于所述半導體襯底10上的隔離結構11以及通過所述隔離結構11進行隔離的多個有源區12；以及

至少一第二凹槽18，貫通所述隔離結構11與所述有源區12，所述第二凹槽18在所述有源區12內的部位形成為非對稱結構的電晶管u形通道。

所述有源區12呈條狀，所述有源區12的寬度方向為一第一方向(即y方向)，所述有源區12的長度方向為一第二方向(即x方向)，所述第一方向和第二方向相互垂直；所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同以及上述組合之其中之一。在本實施例中，所述非對稱結構包含所述電晶管u形通道沿所述第一方向相對布置的兩側坡度不同、以及所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同。

具體的，請參考圖12a與圖12b所示，在第一方向上(即y方向上)，在所述第二凹槽18底部，所述電晶管u形通道相對布置的兩側坡度不同，其所述坡度中水平距離的差值(在y方向上的差值，如圖中的h4與h5)在0.01nm與100nm之間。請參考圖12c所示，在第二方向方向上(即x方向上)，在所述第二凹槽18的底部，所述電晶管u形通道一側的深度高于另一側的深度，即所述電晶管u形通道在平行所述第二方向的兩平行向上的底部深度不同，且高度差在0.01nm與100nm之間。

請參考圖13a與圖13b所示，所述半導體器件還包括：形成于所述第二凹槽內的柵極結構。所述柵極結構包括依次形成于所述第二凹槽內的柵介質層19、第一金屬層20以及第二金屬層21。同時，還包括形成于柵極結構兩側的有源區12的源極與漏極(圖中未示出)。其中，所述第二金屬層21的頂面高度相對于所述柵介質層19和所述第一金屬層20的側緣高度更加接近所述第二凹槽18的開口，其高度差是所述有源區12的高度h3的0.01％～15％。所述柵介質層19的材料優選為二氧化硅，所述第一金屬層20與所述第二金屬層21的材質為鎢、鈦、鎳、鋁、鉑、氮化鈦、n型多晶硅或p型多晶硅，其電阻率為2*10^-8ωm～1*10²ωm。

在所述第二凹槽內的形成柵介質層19、第一金屬層20以及第二金屬層21的同時，在所述第二凹槽之間的隔離結構11(第一方向上)上形成導電層。所述第二凹槽內的柵極結構以及隔離結構11上的導電層組成字線。所述有源區12長度所在的方向(第二方向)與所述字線的長度所在的方向之間的夾角為0度到90度，優選為：18度±1度或30度±1度。

相應的，本發明還提供一種存儲器，包括如上所述的半導體器件。

綜上所述，本發明提供的半導體器件及其制作方法、存儲器及其制作方法，在形成第一凹槽之后再沉積多晶硅層，對多晶硅層進行離子注入，由于是沿所述第一方向對所述多晶硅層進行傾斜離子注入，在第一凹槽的某些位置避免了離子注入，然后對多晶硅層進行氧化并去除具有離子摻雜的氧化硅層，由此在第一凹槽的一些位置處形成有氧化硅層，在其他位置處不存在氧化硅層，接著以剩余的氧化硅層為掩膜對第一凹槽進行刻蝕，最終形成的第二凹槽在所述有源區內的部位形成為非對稱結構的電晶管u形通道，由此形成的半導體器件具有非對稱的有源區，從而實現對有源區電流的控制，以此改善結面漏電現象，提高半導體器件的電學性能。

進一步的，本發明在第二凹槽內依次形成柵介質層、第一金屬層以及第二金屬層之后，還包括對所述柵介質層與第一金屬層進行回刻，使得第二金屬層的頂面高度相對于柵介質層和第一金屬層的側緣高度更加接近所述第二凹槽的開口，從而進一步改善半導體器件由于電場變化所產生的結面漏電現象。

上述描述僅是對本發明較佳實施例的描述，并非對本發明范圍的任何限定，本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。