宏晶體管器件的制作方法
本申請為分案申請，其原申請是2014年5月14日進入中國國家階段、國際申請日為2011年11月14日的國際專利申請pct/us2011/060652，該原申請的中國國家申請號是201180074850.0，發明名稱為“宏晶體管器件”。
背景技術：
深亞微米工藝節點中(例如，45nm及以后)的集成電路設計涉及大量復雜的挑戰，并且并入了諸如晶體管和變容管之類的微電子組件的電路已經面臨這些水平的特別的復雜，特別是對于最優的器件參數和電路性能。隨著工藝比例縮放進一步地發展，這些復雜的問題和限制將變得更顯著。
附圖說明
圖1是根據本發明的實施例配置的串聯宏晶體管(macro-transistor)的示意圖；
圖2是根據本發明的實施例配置的并聯-串聯宏晶體管的示意圖；
圖3是根據本發明的實施例配置的多閾值宏晶體管的示意圖；
圖4是示出了輸出電阻作為輸出電壓的函數的給定的工藝節點中的仿真結果的圖表；
圖5a是根據本發明的實施例配置的動態-調諧的器件的示意圖；
圖5b和5c分別示意性地示例了根據本發明的實施例配置的圖5a中示出的可調諧器件的范例實施方式；
圖6展示了如何能夠根據本發明的實施例來對諸如圖5a-c中示出的動態-調諧的器件之類的動態-調諧的器件的i-v曲線進行數字調諧以匹配目標i-v，從而補償工藝偏移(processskew)和工藝變化(processvariation)；
圖7是根據本發明的實施例的n-阱變容管配置中的nmos宏晶體管的示意圖；
圖8a示例了根據本發明的實施例配置的平面型宏晶體管結構的透視圖；
圖8b示例了根據本發明的實施例配置的非平面型宏晶體管結構的透視圖；
圖8c示例了根據本發明的實施例配置的宏晶體管結構的橫截面視圖；
圖8d示例了圖8a-8c中所示的宏晶體管結構的示意的電路，圖8e示出了根據本發明的實施例宏晶體管結構如何能夠是四端子mosfet器件；
圖9示例了根據本發明的范例實施例的利用一個或多個宏晶體管結構而實施的計算系統。
具體實施方式
公開了宏晶體管結構。在一些情況下，宏晶體管結構具有類似于長溝道晶體管的相同數量的端子和特性(例如，更高的rout和更低的器件-到-器件的變化)，但是適合于深亞微米技術深亞微米工藝節點(例如，45nm、32nm、22nm、以及更小)中的模擬電路。例如利用構造的和串聯布置的多個晶體管并且利用晶體管的柵極連結在一起能夠實現通常被稱為晶體管堆疊(transistorstack)的宏晶體管結構。利用多個并聯的晶體管能夠實現堆疊內的串聯的晶體管中的一個或多個晶體管和/或堆疊內的串聯的晶體管中的一個或多個晶體管能夠具有不同于堆疊中的其它晶體管的閾值電壓的不同的閾值電壓。或者，能夠靜態地或動態地控制宏晶體管內的串聯的晶體管中的一個或多個晶體管以調諧宏晶體管的性能特性。宏晶體管結構能夠用于任何數量的應用，諸如其中期望具有相對高的rout的短柵極晶體管的那些應用。宏晶體管結構也能夠用于例如提高變容管特性。
總體概述
如之前所指出的，存在大量在以深亞微米工藝水平(例如，45nm及以后)來制造半導體器件中出現的復雜的問題，并且并入了諸如晶體管或變容管之類的微電子組件的電路已經面臨這些水平的特別的復雜化，特別是對于最優的器件參數和電路性能。例如，這樣的復雜化包含模擬電路中的p型金屬氧化物半導體(pmos)和n型金屬氧化物半導體(nmos)晶體管的降低的輸出電阻(rout)和增大的變化、以及mos變容管的減小的調諧范圍。
例如通過使用長的柵極長度可以處理晶體管的低的輸出電阻的問題。然而，工藝比例縮放可能往往限制任意選擇柵極長度的能力。在45nm的工藝節點中，例如，柵極長度的范圍對模擬使用是有效的，但是最長的有效的柵極長度對于足夠的模擬性能可能是太短的(取決于期望的模擬應用的需要)。有源極反饋能夠用于提高輸出電阻，但是增大功率消耗。也能夠使用共源共柵，但是典型地需要共源共柵偏置電壓的生成，其可以增大電路的復雜性。變容管的減小的電容調諧范圍的問題任然未處理且未解決，并且將可能變為顯著的問題，例如關于14nm工藝節點和以后，以及對于利用finfet技術而實施的變容管。
因此，根據本發明的實施例，采用晶體管堆疊(串聯電連接的晶體管，并且其柵極連結在一起)以創建已經提高了相對于常規的晶體管結構的晶體管的性能特性的宏晶體管結構。例如，在某些實施例中，宏晶體管結構配置為具有類似于包含了在柵極處的更高的rout或降低的有效寄生電容的長溝道晶體管的特性，并且最好從宏晶體管匹配至宏晶體管(相對于標準的單獨的短溝道晶體管的匹配)，但是還是適宜于深亞微米工藝節點(例如，45nm以及更小)下的實現。在任何給定的實施例中，堆疊可以包含兩個、三個、四個、或更多的串聯的晶體管和任何數量的并聯的晶體管(例如，零個、一個、兩個、三個、或多個)。根據某些實施例，堆疊中的晶體管中的至少一個晶體管有效地用作退化(degeneration)器件。還應當指出的是，根據某些實施例，宏-結構包含單獨的晶體管的堆疊以形成具有與單個晶體管相同數量的端子(例如，源極、漏極、柵極、以及本體/塊體)但是具有相對于單獨的晶體管的增強的性能特性的功能的宏晶體管。
在某些實施例中，利用多個并聯的晶體管來實施堆疊中的串聯晶體管的一個或多個晶體管，其中漏極被連接在一起，源極被連接在一起，以及柵極被連接在一起，由此形成并聯的晶體管陣列。在該情況下，應當指出，能夠以非對稱的或對稱的方式來實施串聯-并聯的布置。例如，在六個串聯的晶體管的堆疊中，能夠利用九個并聯的晶體管來實施晶體管之一。在另一個范例情況下，能夠利用三個并聯的晶體管來實施三個晶體管的堆疊中的晶體管中的每一個晶體管。在另一個范例情況下，能夠利用三個并聯的晶體管來實施四個晶體管的堆疊中的晶體管之一并且能夠利用八個并聯的晶體管來實施四個晶體管的堆疊中的晶體管中的第二個晶體管。鑒于此公開內容，許多非對稱的和對稱的布置將是顯而易見的。
在某些實施例中，堆疊中的串聯的和/或并聯的晶體管中的一個或多個晶體管能夠配置有不同于與堆疊中的其它晶體管相關聯的vt的閾值電壓(vt)。當通過所有的晶體管的電流相等時，晶體管的相應的過驅動(vgs-vt)大致相等。然而，由于在該實施例中vt值中的一些vt值是不同的，需要的柵極-到-源極電壓(vgs)值也是不同的。例如，低-vt晶體管比高-vt晶體管需要更小的vgs。該宏晶體管結構允許堆疊偏移并能夠提供類似共源共柵的效應，但是不需要生成共源共柵偏置電壓(或相關的另外的電路)的要求。另外，當晶體管堆疊內的vt差異對于工藝、電壓以及溫度(pvt)拐角非常不敏感時，此結構提供相對簡單而具有pvt魯棒性的方法以進一步地提高rout。
在某些實施例中，采用靜態的和/或動態的控制信號以控制堆疊中的一個或多個晶體管，以便允許調整宏晶體管的單獨的特性。該調諧能夠用于例如補償pvt或隨機的變化。
應當指出，組成宏晶體管的單獨的晶體管(或并聯的陣列)不必物理上彼此靠近，只要它們如這里描述地那樣電連接即可。例如，堆疊內(例如，在堆疊的頂部處)的并聯的陣列能夠物理上與堆疊中的晶體管中的其它晶體管(例如，諸如在堆疊的底部處的那些晶體管)分離。在一個范例的此情況下，能夠在某處相對臨近地(例如堆疊中的其余的晶體管之上或之下的行)或以離至被連接的堆疊中的其余晶體管其它任意的距離來放置并聯的陣列。就更通常的意義而言，對于根據發明的實施例而配置的宏晶體管器件內的任何晶體管不存在物理接近的需要(例如，給定的堆疊中的某些晶體管能夠位于一個芯片上并且該同一的堆疊中的其它晶體管能夠位于另一個芯片上)。
鑒于此公開內容，任何數量的應用將是想而易見的。在一個具體的范例中，如于此描述的宏晶體管結構中配置的多個晶體管的使用能夠用于增大變容管配置的電容比。更具體地，隨著指的是給定的變容管的最大電容和最小電容的比的變容管的電容比的器件比例縮放是隨著歸因于例如柵極長度的限制的每一次生成而減小。這是顯著的問題，例如，在基于電感-電容的電壓控制振蕩器(lc-vco)應用中，在例如用于鎖相環(pll)應用中的時鐘的生成的lc-vco等的情況下，頻率調諧可能是困難的。
在一些范例實施例中，宏晶體管結構能夠實施為形成于塊體襯底或絕緣體上硅(soi，部分耗盡和完全耗盡的soi)襯底上的金屬氧化物半導體場效應晶體管(mosfet)器件。利用其它的晶體管技術(例如，雙極結型晶體管、異質結雙極晶體管、其中x是不同于諸如鍺或鍺富集的硅等之類的硅的半導體材料的xoi)可以實施其它的實施例。另外，于此提供的技術和結構能夠施加于任何工藝節點中，但是優點在深亞微米工藝節點中被放大，特別是45nm以及更小。如鑒于此公開內容將意識到的是，要求保護的公開內容不旨在限于特定的晶體管技術(例如，mosfet、soimosfet等)或任何特定的工藝節點和半節點(例如，10μm、800nm、65nm、45nm、32nm、22nm、14nm、11nm等)。如將進一步地意識到的，能夠實施平面型和非平面型(例如，finfet)晶體管架構。簡言之，利用任何晶體管技術和以任何工藝節點都能夠實施本發明的實施例。于此提供的宏晶體管或電流源能夠用于例如諸如變容管、高速互連和服務器、數字-至-模擬轉換器(dac)、運算放大器、易失和非易失存儲器、以及微處理器和中央處理單元(cpu)之類的各種模擬電路應用。更廣泛地，所公開的技術和結構可以實施于采用晶體管的任何集成電路中。鑒于此公開內容，許多應用將是顯而易見的。
宏晶體管器件
圖1示例性地示例了根據本發明的實施例配置的宏晶體管100。如能夠看到的，晶體管101、103、105、以及107是串聯電連接的，并且其單獨的柵極彼此連接，從而形成晶體管堆疊。盡管此范例實施例包含四個有區別的串聯晶體管，但是可以構造和布置更少的(兩個或三個)或另外的串聯晶體管以形成堆疊。
每一個晶體管符號都表示單個的柵極。當通過晶體管101、103、105、以及107的電流基本上相等時，其vgs值幾乎相等。結果，底部的三個晶體管103、105、以及107處于線性工作區，而只有頂部的晶體管101是處于飽和。底部的三個晶體管103、105、以及107用作用于頂部的晶體管101的退化電阻，從而提高rout并且匹配(從一個器件100至另一個器件100)。通常，在堆疊下面的晶體管的退化的效應減少了堆疊的頂部晶體管中的變化的影響。
該范例實施例的晶體管利用mosfet來實施，并且能夠使用標準的或定制的mosfet工藝技術和材料來制造。例如，柵極材料能夠是多晶硅、金屬或其它適合的柵極材料。源極和漏極能夠是硅、硅鍺(sige)、或其它適合的源極/漏極材料。如之前所指示的，例如利用平面型或finfet架構可以實施晶體管，并且晶體管可以采用塊體或xoi襯底配置。如鑒于此公開內容將意識到的，要求保護的發明不旨在限于任何特定的半導體材料或制造工藝或晶體管架構；相反，本文中所描述的宏晶體管器件能夠利用大多數任何適合的集成晶體管電路制造工藝來實施并能夠利用大多數任何適合的材料系統和架構來有利地工作。
圖2示意性地示例了根據本發明的實施例配置的并聯-串聯的宏晶體管200。如能夠看到的，頂部的晶體管201是n個并聯的晶體管柵極的陣列，而其他的三個晶體管203、205、以及207是單個的柵極晶體管。n的值能夠使二或更大，以及在一個具體的實施例中為六。盡管此具體的范例實施例包括一個多-晶體管并聯的陣列和三個有區別的單個晶體管，但是可以構造和布置更少的或另外的陣列和/或單個晶體管以形成晶體管200。
在此范例情況下，通過底部的三個柵極(晶體管203、205、以及207)的電流基本上相等，所以它們的vgs值幾乎相等，但是頂部上的n-柵極并聯的組合(晶體管201)每個柵極具有更小的電流，需要更低的vgs。應當指出，取決于與并聯的柵極相關聯的電阻，并聯的電流可以相等的或不相等。
因為堆疊的所有的柵極是連結在一起的，所以為晶體管203提供一些漏極-至-源極電壓(vds)凈空，由此保持晶體管203處于飽和，并且底部的兩個晶體管205和207依然處于線性工作區，用作退化。201的n-晶體管并聯的組合也處于飽和；結果，結構用作共源共柵，其中，n-晶體管并聯的組合將以下的三-晶體管堆疊(203/205/207)的rout乘以其增益。
雖然這樣的宏晶體管具有類似共源共柵的特性，但是其不需要單獨的偏置電壓，因為所有的柵極連結在一起。還應當指出的是，此結構區別于其中單個的開關的柵極(為連結至其他的柵極)被放置于非常大的并聯的陣列(例如，n>20)下方的結構。例如，并且根據本發明的一些該實施例，單個柵極晶體管的堆疊增大總的結構的有效vgs，由此緩和了關于并聯的晶體管陣列的大尺寸的需要，使得其在例如高速和/或區域-敏感的應用中是可行的。還應當指出，能夠構造并布置宏晶體管200，以便用作單個共源共柵、雙共源共柵、或其它共源共柵配置。
圖3是根據本發明的實施例配置的多閾值宏晶體管300的示意圖。在此范例中，所有的晶體管符號表示單個柵極，但是底部的三個晶體管303、305、以及307比頂部的晶體管301具有更高的閾值電壓vt。盡管此具體的范例實施例包含一個低vt晶體管和三個高vt晶體管，但是鑒于此公開內容，其它的變化將是顯而易見的。
當通過所有的晶體管的電流相等時，它們的過驅動(vgs-vt)大致相等，但是當采用不同的閾值電壓vt時，所需要的vgs值也是不同的。特別地，低vt晶體管要求比其它的高vt晶體管更小的vgs。當所有的柵極連結在一起時，頂部的晶體管301的更低的vt為晶體管303留下一些vds凈空，使其保持處于飽和。底部的兩個晶體管305和307依然處于線性工作區，用作退化。當在輸出節點處具有更低的寄生負載(以稍微更高的凈空需要為代價)時，這創建了類似于圖2中示出的結構的類似共源共柵的效應。這不需要單獨的共源共柵偏置生成電路，因為vt差異對pvt拐角極大地不敏感。同樣，此范例結構是相對簡單但pvt魯棒的方法，以提高rout。還應當指出的是，能夠構造和布置宏晶體管300，以便用作單個共源共柵、雙共源共柵、或其它的共源共柵配置。
圖4是示出了rout作為輸出電壓的函數的、對于給定的工藝節點(例如，32nm)的仿真結果的圖表。通過單個的最大值柵極長度的晶體管來生成繪圖#1的數據。然而，繪圖#2-6的數據表示五個不同的宏晶體管，根據本發明的實施例來配置五個不同的宏晶體管中的每一個晶體管。通過諸如參照圖1的范例實施例描述的之類的具有包含了其中其柵極連結在一起的串聯電連接的兩個最大值柵極長度的晶體管的堆疊的宏晶體管來生成繪圖#2的數據。通過諸如參照圖1的范例實施例描述的之類的具有包含了其中其柵極連結在一起的串聯電連接的四個最小值柵極長度的晶體管的堆疊的宏晶體管來生成繪圖#3的數據。通過類似于圖2的范例實施例(凡是堆疊中具有少一個晶體管)的具有包含了其中其柵極連結在一起的串聯電連接的在頂部上具有4-晶體管并聯的陣列的兩個最小值柵極極長度的晶體管的堆疊的宏晶體管來生成繪圖#4的數據。通過類似于圖2的范例實施例的具有包含了其中其柵極連結在一起的串聯電連接的在頂部上具有8-晶體管并聯的陣列的三個最小值柵極長度的晶體管的堆疊的宏晶體管來生成繪圖5#的數據。通過具有其中其柵極連結在一起的串聯電連接的包含了在頂部上具有4-晶體管并聯的陣列并且在4-晶體管并聯的陣列的頂部上具有8-晶體管并聯的陣列的兩個最小值柵極長度的晶體管的堆疊的宏晶體管來生成繪圖6的數據。這是非對稱的雙共源共柵配置(在對稱的配置中，陣列都將具有相同數量的并聯的晶體管)的范例。如從圖4能夠看到的，與繪圖#2-6相關聯的范例宏晶體管結構通常呈現超過相同的輸出電壓的范圍的提高的rout(相對于與繪圖1相關聯的晶體管)，并且在繪圖#4-6中，rout大約高2至4倍。對于具有與繪圖#6相關聯的雙共源共柵配置的宏晶體管，應當指出的是，在更高的輸出電壓下，rout差不多高于與繪圖#1配置相關聯的rout的9倍。
如還能夠看到的，因為其非常高的跨導，最短的柵極長度的器件的使用相對于較長柵極長度器件顯著地提高了共源共柵結構的rout。盡管這里示出的電路配置能夠施加于長溝道和短溝道晶體管電流源上，但是在短溝道晶體管上的優點是顯著的，提供了比使用長溝道器件能夠獲得的輸出電阻更高的輸出電阻，如圖4的仿真中示出的。
動態調諧
本文中所提供的宏晶體管結構也能夠布置和配置為允許調諧晶體管性能的后端制造工藝(post-fabricationprocess)，從而補償工藝偏移和/或工藝變化。例如通過使用動態調諧的堆疊能夠完成此，如圖5a中示出的。例如，該動態的調諧能夠用于實現通過通過(across)工藝偏移的更一致的模擬電路行為，并可以簡化設計工藝和/或保護區和/或功率。
此范例實施例的動態調諧的晶體管堆疊500包含接收vbias的非可調諧的器件501和由數字選擇信號sel[n]控制的可調諧的器件503。其它的實施例可以具有包含于堆疊500中的另外的可調諧和/或非可調諧的器件，并且其它實施例依然可以僅僅包含要么可調諧的要么非可調諧的器件(但是不必可調諧的和非可調諧的兩者)。鑒于此公開內容，任何數量的變化將是顯而易見的，其中，在堆疊500中采用了諸如參照圖1至3所討論的那樣宏晶體管結構中的一個或多個宏晶體管結構。
在某些實施例中，非可調諧的器件501是單個晶體管并且可調諧的器件503是宏晶體管。或者，非可調諧的器件501能夠是宏晶體管并且可調諧的器件503能夠是單個的晶體管。在依然進一步的實施例中，可調諧的器件501和非可調諧的器件503中的每一個器件能夠是宏晶體管或單個晶體管和宏晶體管的組合。從而，例如，要么器件501要么503(或兩者)可以包含其中其柵極連結在一起的構造的和串聯布置的晶體管的堆疊(以與如例如參照圖1討論的類似的方式)。在一些該情況下，給定的堆疊中的晶體管中的至少一個晶體管可以配置為具有兩個或更多個并聯的晶體管的并聯的晶體管陣列(以與如例如參照圖2和4討論的類似的方式)。或者，給定的堆疊中的晶體管中的至少一個晶體管可以被配置有不同于該堆疊中的其它晶體管的vt的閾值電壓vt(例如，以與如參照圖3所討論的類似的方式)。
在圖5的2-堆疊范例配置中，可調諧的器件503工作為用于非可調諧的器件501的退化器件，并能夠被調整以產生固定的柵極過驅動(vg，od)下的i-v曲線族。存在若干實施此可調諧性的方法，圖5b和5c中分別示出了其中的兩個范例。鑒于此公開內容，其它的實施方式將是顯而易見的，并且本發明不旨在限于任何特定的一個實施方式。
圖5b中所示的范例配置采用了具有數字控制的偏置水平的n器件(503_1至503_n)的陣列。在此范例情況下，n陣列元件的每一個中的互補的開關505a和505b的對(例如，2:1多路復用器)相應于數字選擇信號sel[n]而工作，并且要么將對應的可調諧的器件tn(其中n是從1至n的整數)連接至偏置電壓vbias，要么通過將柵極連接至源極來關斷器件tn。整列的器件(503_1至503_n)的源極端子和漏極端子是連接在一起的。應當指出，陣列能夠可操作地與其它該陣列和/或適合于給定的應用的任何其它組件或電終端(地，電源等)(串聯和/或并聯)連接。
圖5c的范例配置再次使用了器件的n個陣列(503_1至503_n)，但是在此情況下，陣列的每一個元件都包含兩個器件(ta_n、tb_n)的堆疊。如能夠看到的，ta_n接收模擬偏置(vbias)并且tb_n受數字選擇信號的控制以啟用或禁用陣列元件。參照圖5b的之前的相關的討論在這里同樣是能夠應用的(例如，對于耦合陣列中的源極端子和漏極端子等)。
從而，通過調整可調諧器件503中處于導通狀態的晶體管的數量，可以將通過堆疊500的電流升高和/或降低至目標值(例如，可調諧的器件503可以用作電位計)。圖6中示出了作為數字選擇信號sel[n]的函數的范例i-v曲線。如能夠看到的，能夠將器件陣列向著期望的電特性(例如，i-v曲線、跨導、輸出電阻)調諧，以補償工藝、電壓、以及溫度(pvt)的變化。曲線有效地示出了可調諧的器件503尺寸的正確的選擇是如何能夠使得快的和慢的偏移的i-v曲線都差不多完全位于關于典型偏移的i-v曲線上。在此范例情況下，期望的i-v(以虛線標出)由sel＝val2最佳地匹配。例如，此技術能夠導致更一致的模擬電路行為。
在某些實施例中，例如片上連同工藝監控電路(對于實時的或周期的調諧)能夠生成數字選擇信號sel[n]和/或vbias。在其它實施例中，能夠基于實證分析的機制或理論模型(而非實際的內部電路監控)來設定器件503。可以在廠家的設定中并且以考慮到的給定的應用來調諧其它的實施例，并且其后保持固定。鑒于此公開內容，許多該配置和器件調諧方案將是顯而易見的。
如鑒于此公開內容將意識到的，所公開的技術例如可以利用nmos和/或pmos電路來實施，并可以將組合到和擴展至更復雜的電流源結構。例如，所公開的技術可以實施為配置利用不同數量的單個晶體管堆疊的兩個或更多個晶體管并聯的陣列，以用于雙共源共柵。作為另一個的范例，于此公開的技術可以實施為將高-vt晶體管的堆疊和低-vt晶體管的晶體管平行陣列進行可操作地組合，以用于額外的共源共柵。作為進一步的范例，公開的技術可以實施為形成其中其單獨的柵極可操作地連接在一起的構造的和串聯布置的10個或更多晶體管的堆疊。可以通過所公開的技術配置的許多結構中的每一個結構可以被認為是宏晶體管，并且相比于傳統的晶體管可以呈現出改進的性能特征。
變容管
通常，變容管調諧范圍和電容比隨著由柵極長度的限制引起的比例縮放的每次產生而減小。此趨勢對于利用了例如其中頻率調諧可能是困難的用于時鐘生成的基于lc-vco的pll的應用具有顯著的影響。
從而，根據本發明的一個或多個實施例，可以實施宏晶體管，例如用以提高變容管的電容比和/或降低在變容管電容調諧范圍上的寄生電容的影響。例如，例如在諸如lc振蕩器之類的高速應用、快速外圍組件互聯(pcie，諸如pciegen3))、以及高速輸入/輸出(例如，快速通道互聯，或qpi)中可以利用根據本發明的實施例構造和布置的宏晶體管。
圖7是根據一個該范例實施例配置的n-阱變容管700中的nmos宏晶體管的示意圖。如能夠看到的，nmos宏晶體管的第一對(通常在702處標出)包含兩個晶體管的兩個串聯堆疊(一個堆疊包括ta和tb，另一個堆疊包括te和tf)，所有的晶體管都將它們的柵極連結至vsig+，并且nmos宏晶體管的第二對(通常在704處標出)包含兩個晶體管的的兩個串聯堆疊(一個堆疊包括tc和td，另一個堆疊包括tg和th)，所有的晶體管都將它們的柵極連結至vsig-。
在此范例配置中，總體的變容管器件(外部n-阱)的源極和漏極連結在一起并接收控制電壓vctrl。然而，應當指出的是，其它的實施例可以包含其它的控制方案。例如，能夠將差分變容管的控制電壓端口連接至給定的宏晶體管的柵極和/或漏極和/或源極端子和/或塊體(bulk)或本體(body)端子(例如，連接宏晶體管的漏極或源極以控制電壓端口不是必需的；相反，控制電壓端口也能夠是器件塊體/本體節點或柵極節點，并且漏極/源極節點能夠是留下未連接的)。在圖7的范例實施例中，例如，應當指出，四個宏晶體管中只有一個宏晶體管具有被連接以控制電壓的其漏極(并且，在n-阱器件中的此nmos的情況下，此節點是電氣地n-阱塊體節點)。許多其它的控制方案的配置將是顯而易見的。例如，n-阱實施例中的nmos可以包含本體控制，利用擴散或本體控制可以實施n-阱實施例中的pmos，擴散或本體控制可以實施p-阱實施例中的nmos。如鑒于此公開內容還將意識到的，也可以實施p-阱中的nmos和p-阱變容管中的pmos。
在示出的變容管配置中，考慮到變容管的對應的n-阱節點是虛接地的(并且因此對任何寄生電容不敏感)，堆疊主要在其中降低了vsig+和vsig-端口之間的寄生電容的差分配置中是有效的。當圖7示例了一個具體的范例實施例(即，在n-阱變容管的nmos中)時，實施方式在標準的nmos或pmos晶體管中也是可能的。此外，盡管此具體的范例實施例包含四個宏晶體管，但是其它該實施例可以包含更少的或另外的宏晶體管。
平面型和非平面型晶體管
如鑒于此公開內容還將意識到的，傳統的工藝和形成技術能夠用于制造包含了finfet晶體管結構的平面型和非平面型架構中的本文所描述的宏晶體管。finfet是圍繞半導體材料的薄的條(通常被稱為鰭)構建的晶體管。晶體管包含包含了柵極、柵極介質、源極區、以及漏極區的標準的場效應晶體管(fet)節點。器件的導電溝道駐留在柵極介質下方的鰭的外部側上/內。具體地，電流沿著鰭的側壁(例如，垂直于襯底表面的側)以及沿著鰭的頂部(例如，平行于襯底表面的側)移動。因為該配置的導電溝道本質上沿著鰭的三個不同的外部的平面的區域駐留，該finfet設計有時候被稱為三柵極finfet。其它類型的finfet配置也是能夠獲得的，諸如所謂的雙柵極finfet，其中，導電溝道主要地僅僅沿著鰭的兩個側壁(并且不沿著鰭的頂部)駐留。
圖8a示例了根據本發明的實施例配置的平面型宏晶體管結構的透視圖。如能夠看到的，平面型器件通常包含標準的fet節點，所述標準的fet節點包含柵極、柵極介質、以及(用于源極區域和漏極區域的)擴散區。擴散材料能夠是諸如例如硅或硅鍺之類的任何適合的半導體材料。能夠如典型的做法那樣對源極區域和漏極區域進行摻雜。例如，在一些情況下，使用注入/擴散工藝或刻蝕/沉積工藝能夠形成源極區域和漏極區域。在前者的工藝中，可以將諸如硼、鋁、銻、磷、或砷之類的摻雜劑離子注入至襯底中，以形成源極區域和漏極區域。跟隨離子注入工藝之后的典型地是激活摻雜劑并且引起摻雜劑進一步擴散至襯底中的退火工藝。在后者的工藝中，可以首先刻蝕襯底以在源極區域和漏極區域的位置處形成凹處。然后可以執行外延沉積工藝以利用諸如硅鍺或碳化硅之類的硅合金填充凹處，由此形成源極區域和漏極區域。在一些實施方式中，可以利用諸如硼、砷、或磷之類的摻雜劑在原地對外延沉積的硅合金進行摻雜。在進一步的實施方式中，可以將諸如鍺或ⅲ-ⅴ族材料或合金之類的替代的材料沉積至凹處中以形成源極區域和漏極區域。柵極介質能夠是例如諸如sio2或高-k柵極介質材料之類的任何適合的氧化物。高-k柵極介質材料的范例包含例如氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛、以及鈮酸鋅鉛。在某些實施例中，當使用了高-k材料時，可以在柵極介質層上執行退火工藝以提高其質量。在一些具體的范例實施例中，高-k柵極介質層可以具有
圖8b示例了根據本發明的實施例配置的非平面宏晶體管結構的透視圖。特別地，此范例結構采用finfet架構，并且更具體地是三柵極架構。如能夠看到的，三柵極器件通常包含包含了柵極、柵極介質、以及配置為如示出的鰭的(用于源極區域和漏極區域的)擴散區的標準的fet節點。如先前解釋的，器件的導電溝道可以駐留在柵極介質之下的鰭的外部側上或否則內，其通常可以包含鰭的兩個或三個側。參照關于平面架構的范例尺寸、材料以及形成工藝的之前的討論同樣也適用于非平面架構。
圖8c示例了根據本發明的實施例配置的宏晶體管結構的橫截面視圖。橫跨擴散的中部來獲取橫截面。附帶地，應當指出的是，對于橫跨該特定的橫截面軸的圖8a的平面架構和圖8b的finfet架構，橫截面看上去是類似的。變化將是顯而易見的。例如，finfet架構可以具有稍微略高的擴散。
圖8d示例了8a-8c中所示的宏晶體管結構的示意性電路，圖8e示出了根據本發明的一個實施例宏晶體管結構如何能夠是四端子mosfet器件。如將意識到的，塊體/本體端子能夠內部連接至源極端子，但是可以使用其它的配置。例如，在利用多個mosfet配置的一些應用中，mosfet能夠共用未連接至所有的mosfet的源極端子的塊體/本體連接。鑒于此公開內容，任何數量的變化將是顯而易見的，并且要求保護的發明不旨在限于端子的特定的組(例如，其中宏晶體管的漏極、源極以及塊體端子連結在一起以形成一個電容節點并且宏晶體管的柵極端子形成其它的電容端子的2-端子器件；具有源極/漏極/柵極端子的3-端子器件，以及具有源極/漏極/柵極/塊端子的4-端子器件)。
范例系統
圖9示例了根據本發明的范例實施例的利用一個或多個宏晶體管結構實施的計算系統1000。如能夠看到的，計算器件1000內部容納有模板1002。模板1002可以包含其中每一個能夠物理耦合并且電耦合至模板1002或者以其他方式集成于其中的若干組件，包含但不限于處理器1004和至少一個通信芯片1006。如將意識到的，模板1002可以是例如任何的印刷電路板，不論主板還是安裝于主板上的子板或僅僅是器件1000的板等。根據其應用，計算器件1000可以包含可以或不可以物理耦合并且電耦合至母板1002的一個或多個其它組件。這些其它組件可以包含但不限于易失存儲器(例如，dram)、非易失存儲器(例如，rom)、圖形處理器、數字信號處理器、密碼處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、一個或多個濾波器(例如，lc-槽(tank)、高通、低通、帶通濾波器)、全球定位系統(gps)器件、指南針、加速計、陀螺儀、揚聲器、相機、以及大容量儲存器件(諸如硬盤驅動器、壓縮盤(cd)、數字通用盤等等)包含于計算器件1000中的組件中的任何一個組件可以包含如于此描述的一個或多個宏晶體管結構。能夠使用這些宏晶體管結構例如以實施電壓控制的振蕩器或放大器電路。在某些實施例中，能夠將多個功能集成至一個或多個芯片中(例如，舉例來說，應當指出的是，通信芯片1006能夠是處理器1004的部分或以其它方式集成至處理器1004中)。
通信芯片1006啟用無線通信，以將數據傳遞至計算器件1000并從計算器件1000傳遞出來。術語“無線”和其衍生詞可以用于描述電路、器件、系統、方法、技術、通信溝道等，其可以通過使用調制的電磁輻射來使數據傳輸通過非固態介質。術語不暗示相關聯的器件不含有任何線，盡管在某些實施例中相關聯的器件可能不含有任何線。通信芯片1006可以實施若干無線標準或協議中的任一個，包含但不限于wi-fi(ieee802.11族)、wimax(ieee802.16族)、ieee802.20、長期演進(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、藍牙、其衍生物，以及標出為3g、4g、5g以及以后的任何其它無線協議。計算器件1000可以包含多個通信芯片1006。例如，第一通信芯片1006可以專用于諸如wi-fi和藍牙之類的較短范圍的無線通信，并且第二通信芯片1006可以專用于諸如gps、edge、gprs、cdma、wimax、lte、ev-do、之類的較長范圍的無線通信以及其它的無線通信。
計算器件1000的處理器1004包含封裝于處理器1004內的集成電路管芯。在本發明的某些實施例中，處理器的集成電路管芯包含機載lc-pll電路，該板上(onboard)lc-pll電路包含配置為具有變容管以向利用如于此描述的一個或多個宏晶體管結構來實施的lc-槽電路和/或其它典型的或其它期望的處理器電路(例如，放大器、dac、高速互連)提供可變的電容的vco。術語“處理器”可以指處理例如來自寄存器和/或存儲器的電子數據以將該電子數據變換為可以存儲于寄存器和/或存儲器中的其它的電子數據的任何的器件或器件的部分。
通信芯片1006也可以包含封裝于通信芯片1006內的集成電路管芯。根據一些該范例實施例，通信芯片的集成電路管芯包含利用如于此描述的一個或多個宏晶體管結構實施的一個或多個器件(具有配置為具有變容管的vco的片上lc-pll和/或適合用于宏晶體管技術的其它片上電路)。如鑒于此公開將意識到的，應當指出的是，可以將多標準無線能力直接集成至處理器1004(例如，其中將任何芯片1006的功能集成至處理器1004中，而不是具有單獨的通信芯片)中。還應當指出的是，處理器1004可以是具有該無線能力的芯片組。簡言之，可以使用任何數量的處理器1004和/或通信芯片1006。同樣，任何一個芯片或芯片組能夠具有集成于其中的多個功能。
在各種實施方式中，計算器件1000可以是膝上型計算機(laptop)、上網本、筆記本、智能手機、平板、個人數字助理(pda)、超移動pc、移動電話、臺式計算機、服務器、打印機、掃描儀、監視器、機頂盒、娛樂控制單元、數字相機、便攜式音樂播放器、或數字視頻錄像機。在進一步的實施方式中，器件1000可以是處理數據或采用宏晶體管器件的任何其它的電子器件。
許多實施例將是顯而易見的，并且本文中所描述的特征能夠組合到任何數量的配置中。本發明的一個范例實施例提供半導體集成電路。電路包含多個晶體管，每一個晶體管具有源極、漏極以及柵極，晶體管串聯電連接(一個器件的漏極被連接至下一個器件的源極等)并且其相應的柵極連結在一起，其中晶體管中的至少一個晶體管將退化提供至其他晶體管中的至少一個晶體管。在一些情況下，在大約45nm或更小的深亞微米工藝節點下實施電路。在一些情況下，電路具有與單個晶體管相同數量的端子。在一些情況下，多個晶體管包括至少四個晶體管。在一些情況下，晶體管中的至少一個晶體管的閾值電壓低于其它晶體管中的至少一個晶體管的閾值電壓。在一些情況下，利用并聯的晶體管陣列來實施晶體管中的至少一個晶體管。在一些情況下，利用并聯的晶體管陣列來實施晶體管中的至少兩個晶體管。在一種該情況下，例如，并聯的晶體管陣列是非對稱的。在一些情況下，控制信號控制晶體管中的至少一個晶體管以便允許調整電路的特性。在一些情況下，電路包含于包含了與非可調諧的晶體管器件串聯電連接的可調諧的晶體管器件的可調諧的堆疊配置中。在一些該情況下，可調諧的晶體管器件將退化提供至非可調諧的晶體管器件。在一些該進一步地情況下，可調諧的晶體管器件包括晶體管的并列陣列，并且被配置為響應于陣列中的至少一個晶體管被選擇信號導通而選擇性地使信號通過。在一些情況下，電路包括塊體或絕緣體上硅襯底。在一些情況下，利用平面型晶體管架構來實施電路。在一些情況下，利用finfet架構來實施電路。
能夠實施利用了先前描述的半導體集成電路的任何數量的變化和配置。例如，在一些情況下，利用包括串聯和/或并聯連接的多個晶體管的宏晶體管來實施晶體管中的至少一個晶體管，并且該宏晶體管具有與單獨的晶體管相同數量的端子。本發明的另一個實施例提供包括了半導體集成電路的變容管。本發明的另一個實施例提供包括了半導體集成電路的鎖相環。本發明的另一個實施例提供包括了半導體集成電路的動態調諧的器件。在一個這樣的情況下，使用包含于動態調諧的器件中的測量電路，電路能夠自動地進行調整。
本發明的另一個實施例提供半導體集成電路。電路包含非可調諧的晶體管器件和與非可調諧的晶體管器件串聯電連接的可調諧的晶體管陣列器件。可調諧的晶體管陣列器件配置為響應于陣列器件中的至少一個元件被選擇信號導通而選擇性地使信號通過。可調諧的晶體管陣列將退化提供至非可調諧器件。在一個該情況下，非可調諧和/或可調諧的晶體管陣列器件中的至少一個器件包括多個單獨的晶體管，每一個單獨的晶體管具有源極、漏極以及柵極，單獨的晶體管串聯電連接并且其中其相應的柵極連結在一起，其中，單獨的晶體管中的至少一個單獨的晶體管將退化提供至其它單獨的晶體管中的至少一個單獨的晶體管。在一些情況下，單獨的晶體管中的至少一個單獨的晶體管具有低于其它的單獨的晶體管中的至少一個單獨的晶體管的閾值電壓的閾值電壓，和/或其中，利用并聯的晶體管陣列來實施單獨的晶體管中的至少一個單獨的晶體管。在一些情況下，控制信號控制單獨的晶體管中的至少一個單獨的晶體管，以便允許調整電路的特性。
本發明的另一個實施例提供半導體集成電路。電路包含第一宏晶體管，該第一宏晶體管配置為具有串聯電連接的兩個或更多個晶體管，并且其中其相應的柵極連結在一起以形成電路的差分變容管的正端口，第一宏晶體管具有源極、漏極、以及柵極端子。電路還包含第二宏晶體管，該第二宏晶體管配置為具有串聯電連接的兩個或更多個晶體管并且其中其相應的柵極連結在一起以形成差分變容管的負端口，第二宏晶體管具有源極、漏極、以及柵極端子。電路還包含可操作地連接至第一和/或第二宏晶體管中的至少一個宏晶體管的差分變容管的控制電壓端口(例如，以經由柵極提供控制或者經由漏極和/或源極提供擴散控制，或者如果宏晶體管還具有本體/塊體端子的話提供體控制)。
為了示例和描述的目的已經介紹了本發明的實施例的前述描述。其不旨在窮盡或將本發明限制為所公開的精確形式。鑒于此公開內容，許多變型和變化是可能的。例如，應當指出的是，宏晶體管自身也能夠被堆疊、并聯地連接、或者被實施以構建另外的宏晶體管。在此意義上，能夠認為宏晶體管是能夠用在使用了單獨的晶體管(包含其它的宏晶體管)的任何應用中的晶體管器件。應當指出，本發明的范圍不受此詳細描述的限制，而是受其中所附的權利要求書的限制。
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