一種獨立三柵FinFET器件的多閾值電壓調控方法與流程

本發明涉及半導體技術領域，尤其涉及一種獨立三柵finfet器件的多閾值電壓調控方法。

背景技術：

隨著半導體集成電路工藝的特征尺寸不斷縮小至納米量級，傳統平面mos器件的短溝道效應愈發明顯，帶來閾值電壓的下降、亞閾值擺幅的降級等諸多問題，使其不再能滿足產業的要求。finfet憑借其優秀的柵控能力，取代傳統平面mos器件逐步成為了現如今的主流器件。然而，finfet的三維結構使器件的寬度與fin的高度相互關聯，導致基于finfet的電路設計靈活性降低。

在finfet的寬長比相對固定的情況下，通過改變柵極金屬的功函數來調節器件的閾值電壓以此實現電路設計要求是業界慣常的做法。除此之外，對finfet器件結構進行改進來增加電路設計的靈活性也一直都是研究的熱點，由此便出現了獨立雙柵finfet的器件結構。該結構通過化學機械拋光(cmp)的工藝使得原本連續的柵極(tied-gate)變為兩個相互獨立的柵極：前柵極(frontgate)、后柵極(backgate)。前柵極作為驅動柵極(drivegate)，后柵極作為控制柵極(controlgate)，對后柵極施加不同大小的電壓，可以隨意改變器件的閾值電壓。然而，由于額外的電壓源的加入不利于電路集成度的提升，獨立雙柵finfet器件通常只用兩種閾值電壓模式：單柵模式(后柵極接地)、雙柵模式(后柵極與前柵極相連)，因此基于獨立雙柵finfet器件的電路設計靈活性仍然有待提高。

本發明提出了一種具備三個獨立柵極結構的新型finfet器件的多閾值電壓調控方法，該器件包含三個獨立柵極，區別于現有finfet技術中的單個連續柵極，表現出的柵控特性，可在無額外電壓源的情況下實現5種不同的閾值電壓控制模式。此外，通過不同厚度、不同種類的頂部與底部柵極介質層的分別選取、不同種類的頂部與底部柵極金屬層的分別選取，可以實現器件閾值電壓的自由調節，極大提升了電路設計的靈活性。

技術實現要素：

本發明提出了一種具備三個獨立柵極結構的新型finfet器件的多閾值電壓調控方法，所述新型finfet器件包括：襯底；氧化物層，其位于所述襯底的表面；鰭形結構，其位于所述氧化物層的表面，形成中央的溝道區及兩端的源區和漏區；柵極介質層，其垂直設置在所述鰭形結構的溝道區上且包圍所述溝道區；所述柵極介質層包括：設置在所述鰭形結構左側的左側柵極介質層、設置在所述鰭形結構右側的右側柵極介質層、以及設置在所述鰭形結構頂部的頂部柵極介質層；柵極金屬層，其包括：左側柵極金屬層，其位于所述頂部柵極介質層、所述左側柵極介質層及所述氧化物層之間；右側柵極金屬層，其位于所述頂部柵極介質層、所述右側柵極介質層及所述氧化物層之間；頂部柵極金屬層，其位于所述頂部柵極介質層的上方；及側墻，其設置在所述柵極介質層與所述柵極金屬層的兩側；在無額外電壓源的情況下，對所述左側柵極金屬層、所述右側柵極金屬層、所述頂部柵極金屬層分別施加電源電壓或接地，實現五種不同的閾值電壓控制模式。

本發明提出的所述多閾值電壓調控方法中，所述左側柵極介質層與所述右側柵極介質層的介質層材料相同，所述頂部柵極介質層與所述左側柵極介質層、所述右側柵極介質層的介質層材料相同或不同，以此實現對閾值電壓的調控。

本發明提出的所述多閾值電壓調控方法中，所述左側柵極介質層與所述右側柵極介質層的介質層厚度相同，所述頂部柵極介質層與所述左側柵極介質層、所述右側柵極介質層的介質層厚度相同或不同，以此實現對閾值電壓的調控。

本發明提出的所述多閾值電壓調控方法中，所述左側柵極金屬層與所述右側柵極金屬層的金屬層材料相同，所述頂部柵極金屬層與所述左側柵極金屬層、所述右側柵極金屬層的金屬層材料相同或不同，以此實現對閾值電壓的調控。

本發明的有益效果在于：本發明提出的能夠實現多個閾值電壓控制模式并且具備三個獨立柵極結構的新型finfet器件，可在無額外電壓源的情況下實現5種不同的閾值電壓控制模式。此外，通過對不同厚度、不同種類材料的頂部與底部柵極介質層的分別選取、不同種類材料的頂部與底部柵極金屬層的分別選取，可以實現器件閾值電壓的自由調節，極大提升了電路設計的靈活性。

附圖說明

圖1是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟一所制造的成品示意圖。

圖2是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟二所制造的成品示意圖。

圖3是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟三所制造的成品示意圖。

圖4是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟四所制造的成品示意圖。

圖5是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟五所制造的成品示意圖。

圖6是依照本發明制造具備三個獨立柵極結構的新型finfet器件的方法步驟六所制造的成品示意圖。

圖7顯示了依照本發明形成三個獨立柵極結構的核心工藝步驟的平面示意圖。

圖8(a)～(e)顯示了具備三個獨立柵極結構的新型finfet器件的5種不同的閾值電壓控制模式。

具體實施方式

結合以下具體實施例和附圖，對本發明作進一步的詳細說明。實施本發明的過程、條件、實驗方法等，除以下專門提及的內容之外，均為本領域的普遍知識和公知常識，本發明沒有特別限制內容。

參閱圖1到圖6，本發明提出的能夠實現多個閾值電壓控制模式并且具備三個獨立柵極結構的新型finfet器件包括如下結構：襯底1；氧化物層2，其位于所述襯底1的表面；鰭形結構3，其位于所述氧化物層2的表面，形成中央的溝道區及兩端的源區3a和漏區3b；柵極介質層5，其垂直設置在所述鰭形結構3的溝道區上且包圍所述溝道區；所述柵極介質層5包括：設置在所述鰭形結構3左側的左側柵極介質層5a、設置在所述鰭形結構3右側的右側柵極介質層5b、以及設置在所述鰭形結構3頂部的頂部柵極介質層5c；柵極金屬層4，其包括：左側柵極金屬層4a，其位于所述頂部柵極介質層5c、所述左側柵極介質層5a及所述氧化物層2之間；右側柵極金屬層4b，其位于所述頂部柵極介質層5c、所述右側柵極介質層5b及所述氧化物層2之間；頂部柵極金屬層4c，其位于所述頂部柵極介質層5c的上方；側墻6，其設置在所述柵極介質層5與所述柵極金屬層4的兩側。

關于本發明能夠實現多個閾值電壓控制模式并且具備三個獨立柵極結構的新型finfet器件的詳細工藝制造步驟請參閱圖1～圖6，該器件所需核心工藝步驟的平面示意圖參見圖7，具體步驟如下：

步驟一：如圖1所示，形成鰭形結構3。半導體襯底1的材料可以是硅、鍺等元素半導體，也可以是其它的半導體材料，例如iii-v族化合物半導體gaas。①在硅襯底1上沉積氧化物層2。氧化物層2通常選用介電常數小于或等于二氧化硅(k＝3.9)的材料以降低寄生電容。②在氧化物層2上沉積半導體層，形成絕緣層上硅(soi，silicononisolator)的結構。③沉積掩模，對掩模進行光刻、刻蝕，保留所需鰭形結構上方的掩模部分。④對半導體層進行光刻、刻蝕，形成鰭形結構3。鰭形結構3的中心區域用于作為溝道區，而其兩端用于形成源區3a和漏區3b。⑤刻蝕掩模。本發明選用soi作為襯底，同樣也可以選用體硅(bulk)作為襯底。以上所述以及后續所述的沉積可以是pvd也可以是cvd，例如蒸發、濺射、lpcvd、pecvd、mbe等等，依照具體材質和器件結構特性合理選擇。

步驟二：如圖2所示，形成與鰭形結構等高的柵極介質層5a、5b。①沉積柵極介質層5，其材質可以是氮化硅或二氧化鉿等高介電常數的材料。②通過化學機械拋光(cmp，chemicalmechanicalpolish)的方式，去除了鰭形結構3頂部的柵極介質層，使得柵極介質層5的頂部與鰭形結構3的頂部等高。③沉積掩模，對掩模進行光刻、刻蝕，保留鰭形結構3的中心區域也即溝道區與其周圍的超薄柵極介質層上方的掩模。④對柵極介質層5進行光刻，刻蝕，只保留溝道區周圍的超薄柵極介質層5a、5b。⑤刻蝕掩模。

步驟三：如圖3所示，形成與鰭形結構等高的柵極金屬層4a、4b。①沉積柵極金屬層4，其材質可以是多晶硅，也可以是cu，al等金屬。②通過cmp的方式去除溝道區上方的柵極金屬層4，在溝道區的兩側形成左側柵極介質層5a、右側柵極介質層5b、左側柵極金屬層4a和右側柵極金屬層4b。圖3中兩個柵極金屬層4a、4b相互獨立。

步驟四：如圖4所示，形成頂部柵極介質層5c與頂部柵極金屬層4c。①在整個結構上沉積具有一定厚度的柵極介質層5c，其材質與厚度可以與底部柵極介質層5a、5b相同，也可以不同。②進行光刻、刻蝕，只保留柵極金屬層4a、4b、柵極介質層5a、5b以及鰭形結構3的溝道區上方的柵極介質層5c。③在整個結構上沉積頂部柵極金屬層4c，其材質可以與底部柵極金屬層4a、4b相同，也可以不同。④進行光刻、刻蝕，只保留頂部柵極介質層5c上方的頂部柵極金屬層4c。⑤通過cmp使得頂部柵極金屬層4c的上表面保持平整。圖4中三個柵極金屬層4a、4b、4c相互獨立。

步驟五：如圖5所示，形成柵極金屬層兩側的側墻6。為了抑制熱載流子效應(hce,hotcarriereffect)對柵極金屬層的影響，在柵極金屬層4兩側、鰭形結構3上沉積側墻(spacer)6，其材質為氮化硅等高介電常數的材料。

步驟六：如圖6所示，在鰭形結構3兩端形成源區3a和漏區3b。①在整個結構上沉積較薄的金屬層，其材質可以是鈷(co)、鎳(ni)或是鎳鉑合金。②實行自對準硅化工藝(salicide)，鰭形結構3兩端的本征硅與金屬層發生反應形成金屬硅化物，刻蝕其余部分未反應的金屬層，便可以在側墻6外得到由金屬硅化物構成的源區3a和漏區3b。③對源區3a和漏區3b進行摻雜，對n型器件摻雜p、as、te等原子；對p型器件摻雜b、al、ga、in等原子。

上述工藝流程與產業上使用前柵工藝(gate-first)制備hkmgfinfet的工藝流程大致相同，主要區別集中在步驟二、三、四。圖7用平面工藝圖的方式展示了本發明制造能夠實現多個閾值電壓控制模式并且具備三個獨立柵極結構的新型finfet器件所需的獨特工藝。

本發明提出一種從電路層面上實現的調控具備三個獨立柵極結構的新型finfet器件的閾值電壓的方式，在無額外電壓源的情況下，通過對三個柵極金屬層進行獨立控制，可實現至多5種不同的閾值電壓控制模式。圖8給出了這5種不同的閾值電壓控制模式，分別以(a)～(e)來表示。

①第一種閾值電壓控制模式如圖8(a)所示。器件只有頂部柵極金屬層4c接電源電壓(vdd)。為了更好的抑制短溝道效應，在finfet的鰭形結構(fin)中，fin的高度一般遠大于fin的寬度，如intel14nm的finfet中fin的高度取為42納米，fin的寬度取為8納米，因此在圖8(a)中溝道區只有頂部的區域受控制，而溝道區的頂部寬度很窄，此時器件的柵控能力最差，閾值電壓達到5種閾值電壓控制模式中的最大值。

②第二種閾值電壓控制模式如圖8(b)所示。器件只有左側柵極金屬層4a接高電平，溝道區只有左側的區域受控制，器件的柵控能力略好于圖8(a)，此時器件的閾值電壓同樣很大，僅比圖8(a)略小。

③第三種閾值電壓控制模式如圖8(c)所示。器件的左側柵極金屬層4a與頂部柵極金屬層4c接高電平，溝道區的左側與頂部的區域均受控制，器件的柵控能力顯著增強，閾值電壓小于圖8(b)。

④第四種閾值電壓控制模式如圖8(d)所示。器件的左側柵極金屬層4a與右側柵極金屬層4b接高電平，溝道區的左側與右側的區域均受控制，器件的柵控能力強于圖8(c)，因此閾值電壓也小于圖8(c)。

⑤第五種閾值電壓控制模式如圖8(e)所示。器件的三個柵極金屬層均接高電平，溝道區的左側、右側與頂部的區域均受控制，器件的柵控能力達到最強，此時閾值電壓也達到5種閾值電壓控制模式中的最小值。

綜上所述，在5種不同的閾值電壓控制模式中，由于器件的柵控能力不同，閾值電壓大小的排序依次為：(a)>(b)>(c)>(d)>(e)。

由于在工藝上制備器件時，器件的左側柵極金屬層4a與右側柵極金屬層4b對稱，所以上述5種不同的閾值電壓控制模式已經忽略了以下兩種情況：①器件只有右側柵極金屬層4b接高電平(與圖8(b)相同)；②器件的右側柵極金屬層4b與頂部柵極金屬層4c接高電平(與圖8(c)相同)。另外，當器件的三個柵極金屬層均接地時，器件處于關斷狀態，并不存在閾值電壓。因此，具備三個獨立柵極結構的新型finfet器件至多能夠提供5種不同的閾值電壓控制模式。

本發明還提出三種從工藝層面上實現的調控具備三個獨立柵極結構的新型finfet器件的閾值電壓的方式：

①頂部柵極介質層5c與左側柵極介質層5a、右側柵極介質層5b的介質層材料的種類選取不同。由于柵極介質層的材料選取不同會影響到有效柵氧化層厚度(eot)，因此改變柵極介質層的材料會對器件的柵控能力造成很大影響，進而影響到閾值電壓的大小。在圖7中，由于頂部柵極介質層5c是和左側柵極介質層5a、右側柵極介質層5b分開沉積的，因此可以通過選擇頂部與底部不同柵極介質層的材料種類實現器件閾值電壓的調控，例如左側柵極介質層5a與右側柵極介質層5b均選用二氧化鉿作為介質層的材料，而頂部柵極介質層5c選用氮化硅作為介質層的材料。

②頂部柵極介質層5c與左側柵極介質層5a、右側柵極介質層5b的介質層厚度選取不同。與①同理，不同的柵極介質層厚度對器件的閾值電壓影響很大。因此可以通過選擇頂部與底部不同柵極介質層的厚度實現器件閾值電壓的調控，例如左側柵極介質層5a與右側柵極介質層5b的介質層厚度均為5納米，而頂部柵極介質層5c的介質層厚度為4納米。

③頂部柵極金屬層4c與左側柵極金屬層4a、右側柵極金屬層4b的金屬層的材料種類選取不同。由于柵極金屬層的材料選取不同會影響到金屬功函數(work-function)的不同，進而影響到閾值電壓的大小。在圖7中，由于頂部柵極金屬層4c是和左側柵極金屬層4a、右側柵極金屬層4b分開沉積的，因此可以通過選擇頂部與底部不同柵極金屬層的材料種類實現器件閾值電壓的調控，例如左側柵極金屬層4a、右側柵極金屬層4b均選用金屬“鋁”作為金屬層的材料，而頂部柵極金屬層4c選用金屬“鎢”作為金屬層的材料。

本發明的保護內容不局限于以上實施例。在不背離發明構思的精神和范圍下，本領域技術人員能夠想到的變化和優點都被包括在本發明中，并且以所附的權利要求書為保護范圍。