三維半導體裝置的制作方法

本專利申請要求于2016年3月28日在韓國知識產權局提交的第10-2016-0037078號韓國專利申請的優先權，該韓國專利申請的公開通過引用全部包含于此。

本發明構思的示例性實施例涉及一種半導體裝置，更具體地，涉及一種三維半導體裝置。

背景技術：

由于半導體裝置的小尺寸、多功能和/或低制造成本，電子行業已經以快的速率提高。半導體裝置的類型包括用于存儲邏輯數據的半導體存儲裝置、用于處理邏輯數據的操作的半導體邏輯器件以及具有半導體存儲裝置的功能和半導體邏輯器件的功能兩者的混合半導體裝置。

隨著電子行業已經成長，已經增大了對先進的半導體裝置的需求。例如，存在對具有高速度和/或優異可靠性的半導體裝置的增長的需求。為了處理這些需求并進一步使半導體裝置最小化，半導體裝置的圖案被減小。然而，減小的圖案寬度代表著對新設計的挑戰。

技術實現要素：

根據本發明構思的示例性實施例，一種半導體裝置包括包含單元陣列區和外圍電路區的基底。半導體裝置還包括設置在單元陣列區中并包括連接到位線的多個單元串的單元陣列。位線在第一方向上延伸。半導體裝置附加地包括設置在外圍電路區中并包括在與第一方向交叉的第二方向上布置的多個第一單元的第一單元行。第一方向和第二方向平行于基底的上表面。半導體裝置還包括多條第一互連線，所述多條第一互連線均具有在第一方向上的縱向軸并連接到多個第一單元。半導體裝置可附加地包括多條第一電源線，所述多條第一電源線在第二方向上延伸并通過第一互連線連接到多個第一單元。

根據本發明構思的示例性實施例，半導體裝置包括在距離基底的上表面的第一高度處沿第一方向延伸并沿與第一方向交叉的第二方向交替地布置的第一下電源線和第二下電源線。半導體裝置還包括在距離基底的上表面的第二高度處沿第二方向延伸的第一上電源線和第二上電源線。第二高度大于第一高度，并且第一上電源線和第二上電源線沿第一方向交替地布置。第一上電源線電連接到第一下電源線，第二上電源線電連接到第二下電源線。半導體裝置還包括在距離基底的上表面的第三高度處與第一下電源線和第二下電源線并聯電連接的虛設互連線。第三高度小于第一高度。

根據本發明構思的示例性實施例，一種半導體裝置包括基底和設置在基底上的第一單元行。此外，第一單元行包括沿第一方向布置的多個第一單元。半導體裝置還包括設置在距離基底的上表面的第一高度處的多條第一互連線。第一互連線在與第一方向交叉的第二方向上延伸。第一方向和第二方向平行于基底的上表面延伸。第一互連線連接到多個第一單元。半導體裝置還包括位于第一高度處的多條虛設互連線以及在第一方向上延伸并連接到多個第一單元的多條第一電源線。

附圖說明

圖1是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的框圖；

圖2是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的單元陣列的電路圖；

圖3示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路；

圖4是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的平面圖；

圖5a和圖5b是部分地示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的平面圖；

圖6是為了示出根據本發明構思的示例性實施例的三維半導體存儲裝置而沿圖4的線i-i'和線ii-ii'截取的剖視圖；

圖7是為了示出根據本發明構思的示例性實施例的三維半導體存儲裝置而沿圖4的線iii-iii'截取的剖視圖；

圖8a和圖8b是根據本發明構思的示例性實施例的圖7的“a”部分的放大圖；

圖9是部分地示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的平面圖；

圖10和圖11是示出根據本發明構思的示例性實施例的圖9中描繪的外圍電路區的一部分的放大平面圖；

圖12是根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的一部分的布局；以及

圖13和圖14是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的一部分的透視圖。

具體實施方式

圖1是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的框圖。

參照圖1，三維半導體存儲裝置可包括單元陣列car、行解碼器rowdec、頁緩沖器pb和外圍電路peri。

單元陣列car可包括多個三維布置的存儲單元以及電連接到存儲單元的位線和字線。行解碼器rowdec可通過對從例如主機的外部裝置輸出的地址信號解碼來選擇字線中的一條。頁緩沖器pb可通過位線連接到單元陣列car中的一個，頁緩沖器pb可讀取存儲在存儲單元中的數據。頁緩沖器pb可連接到位線中的根據來自外部裝置并可通過列解碼器解碼的地址信號選擇的一條位線。

外圍電路peri可響應于控制信號控制存儲單元的讀、寫和/或擦除操作。外圍電路peri可包括諸如and柵極、or柵極、nand柵極、nor柵極、反相器、觸發器和鎖存器的各種邏輯電路。

圖2是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的單元陣列的電路圖。

參照圖2，三維半導體存儲裝置的單元陣列car中的一個可包括共源極線csl、多條位線bl和布置在共源極線csl與位線bl之間的多個單元串cstr。

單元串cstr中的每個可包括連接到共源極線csl的地選擇晶體管gst、連接到位線bl中的一條的串選擇晶體管sst以及布置在地選擇晶體管gst與串選擇晶體管sst之間的多個存儲單元晶體管mct。地選擇晶體管gst、多個存儲單元晶體管mct和串選擇晶體管sst可相互串聯連接。地選擇線gsl、多條字線wl0至wl3以及多條串選擇線ssl可分別電連接到地選擇晶體管gst的柵電極、存儲單元晶體管mct的柵電極和串選擇晶體管sst的柵電極。

地選擇晶體管gst的柵電極可共同地連接到地選擇線gsl，以具有相同電勢。與共源極線csl分隔開基本上相同的距離的存儲單元晶體管mct的柵電極也可共同地連接到字線wl0至wl3中的一條，以具有相同的電勢。單個單元串cstr可包括與共源極線csl分隔開不同的距離的多個存儲單元晶體管mct。多條字線wl0至wl3可設置在共源極線csl與位線bl中的每條位線之間。多條字線wl0至wl3可連接到存儲單元晶體管mct。

圖3示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路。

參照圖3，外圍電路peri可包括多個標準單元行scr，標準單元行scr中的每個可包括多個標準單元sc。在標準單元行scr中的每個中，標準單元sc可使用包括用于實現期望的邏輯電路的信息的單元庫來設計。標準單元sc中的每個可包括諸如and柵極、or柵極、nor柵極、反相器等的邏輯電路。各種標準單元sc可彼此整體地結合，以組成單功能電路。標準單元sc可根據它們的功能具有不同的尺寸。

標準單元sc中的每個可基于它們的功能具有相同的單位長度和不同的寬度。在本發明構思的示例性實施例中，設置在每個標準單元行scr中的標準單元sc可布置在第一方向d1上，并具有在第一方向d1上延伸的不同的寬度。標準單元sc可具有在第二方向d2上延伸的相同的單位長度l。此外，標準單元行scr可沿第二方向d2布置。標準單元sc的單位長度l可由包括在標準單元sc中的n型金屬氧化物半導體(nmos)或p型金屬氧化物半導體(pmos)的尺寸以及互連的線的最小寬度來確定。

圖4是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的平面圖。圖5a和圖5b是部分地示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的平面圖。

圖6是為了示出根據本發明構思的示例性實施例的三維半導體存儲裝置而沿圖4的線i-i'和線ii-ii'截取的剖視圖。圖7是為了示出根據本發明構思的示例性實施例的三維半導體存儲裝置而沿圖4的線iii-iii'截取的剖視圖。圖8a和圖8b是根據本發明構思的示例性實施例的圖7的“a”部分的放大圖。

參照圖4、圖6和圖7，三維半導體存儲裝置可包括可被劃分成單元陣列區r1和外圍電路區r2并可由半導體材料制成的基底10。例如，基底10可由硅(si)、鍺(ge)、硅-鍺(sige)、鎵-砷(gaas)、銦-鎵-砷(ingaas)、鋁-鎵-砷(algaas)和/或它們的混合物制成。基底10可以是體硅基底、絕緣體上硅(soi)基底、鍺基底、絕緣體上鍺(goi)基底、硅-鍺基底或者通過執行選擇的外延生長而獲得的外延薄膜基底。

在本發明構思的示例性實施例中，參照圖2討論的單元陣列car可設置在單元陣列區r1中的基底10上。參照圖3討論的標準單元行scr可設置在外圍電路區r2中的基底10上。

此外，設置在單元陣列區r1中的單元陣列car可包括在第一方向d1上延伸并在第二方向d2上彼此分隔開的堆疊結構st。單元陣列car還可包括豎直結構vs、數據存儲層ds(例如，在圖8a中)和位線bl，豎直結構vs沿與基底10基本上垂直的方向穿透堆疊結構st，數據存儲層ds設置在堆疊結構st與豎直結構vs之間，位線bl在堆疊結構st上沿第二方向d2延伸。例如，位線bl可與堆疊結構st疊置。

此外，每個堆疊結構st可包括交替且豎直堆疊在基底10上的電極el和絕緣層ild。例如，電極el和絕緣層ild重復地設置在彼此上。例如，電極el可包括摻雜的半導體(例如，摻雜的硅等)、金屬(例如，鎢、銅、鋁等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)和過渡金屬(例如，鈦、鉭等)中的至少一種。絕緣層ild可包括諸如氧化硅層、氮化硅層、氮氧化硅層或低k介電層的絕緣材料。在堆疊結構st中，電極el可用作參照圖2討論的地選擇線gsl、字線wl和串選擇線ssl。

堆疊結構st可具有延伸到單元陣列區r1的邊緣以將電極el中的每個電連接到行解碼器rowdec(例如，在圖1中)的階梯式結構。例如，堆疊結構st的階梯式結構可沿第一方向d1向下延伸。例如，階梯式結構的每個階梯在基底10上從最下面的階梯開始減小長度。互連結構可設置在堆疊結構st的部分上，使得電極el可通過互連結構連接到行解碼器rowdec(例如，在圖1中)。互連結構可包括接觸塞cplg和互連線。

豎直結構vs可在單元陣列區r1中設置在基底10上，并可穿透堆疊結構st。例如，豎直結構vs可以通過從頂絕緣層并穿透堆疊結構st延伸到基底10的孔形成。豎直結構vs可包括半導體材料或導電材料。當從平面圖觀察時，豎直結構vs可以以鋸齒狀方式或矩陣形狀布置。導電焊盤15可設置在豎直結構vs中的每個豎直結構vs的頂端上。導電焊盤15可用作電連接到多條位線bl中的一條的漏區。

例如，如圖8a中所示，豎直結構vs中的每個可包括第一半導體圖案sp1和第二半導體圖案sp2，第一半導體圖案sp1與基底10接觸，第二半導體圖案sp2置于第一半導體圖案sp1與電極el之間。此外，第二半導體圖案sp2朝向基底10延伸。

另外，第一半導體圖案sp1可與第二半導體圖案sp2和基底10接觸。第一半導體圖案sp1可將第二半導體圖案sp2電連接到基底10。第一半導體圖案sp1可具有延伸到基底10的上表面之外的底表面。第一半導體圖案sp1可具有類似于空心管子或管道的形狀。第一半導體圖案sp1的下端可處于封閉狀態，第一半導體圖案sp1的中央內部可填充有填充絕緣圖案vi。例如，第一半導體圖案sp1可具有在其兩側之間連續的底表面。此外，第一半導體圖案sp1可具有類似于柱子的形狀。

第二半導體圖案sp2可具有類似于具有敞開的頂端和底端的管道或管子的形狀。第二半導體圖案sp2可具有比第一半導體圖案sp1的底表面高并與基底10分隔開的底表面。此外，第二半導體圖案sp2可與基底10直接接觸。

例如，第二半導體圖案sp2可延伸到基底10中。然而，如圖8a中所示，第二半導體圖案sp2不與基底10直接接觸。

第一半導體圖案sp1和第二半導體圖案sp2可處于不摻雜的狀態或者摻雜有與基底10相同的導電率的雜質。第一半導體圖案sp1和第二半導體圖案sp2可處于多晶狀態或單晶狀態。此外，如圖8b中所示，豎直結構vs中的每個可包括下半導體圖案lsp和上半導體圖案usp。下半導體圖案lsp可與基底10直接接觸并穿透堆疊結構st的最下面的電極el。上半導體圖案usp可包括第一半導體圖案sp1'和第二半導體圖案sp2'。第一半導體圖案sp1'可結合到下半導體圖案lsp，并具有類似于具有封閉的底端的管道或管子的形狀。例如，面對基底的端部可以是封閉的。第一半導體圖案sp1'的中央內部可填充有填充絕緣圖案vi'。第一半導體圖案sp1'可與第二半導體圖案sp2'的內壁和下半導體圖案lsp的上表面接觸。第一半導體圖案sp1'可將第二半導體圖案sp2'電連接到下半導體圖案lsp。第二半導體圖案sp2'可具有類似于具有敞開的頂端和底端的管道或管子的形狀。第二半導體圖案sp2'可以不接觸下半導體圖案lsp，第二半導體圖案sp2'可與下半導體圖案lsp分隔開。

例如，下半導體圖案lsp和上半導體圖案usp可包括硅(si)、鍺(ge)或它們的混合物，并均可具有彼此不同的晶體結構。下半導體圖案lsp和上半導體圖案usp可包括單晶結構、非晶結構和多晶結構中的至少一種。下半導體圖案lsp和上半導體圖案usp可處于不摻雜的狀態或者可摻雜有導電率與基底10相同的雜質。

在本發明構思的示例性實施例中，數據存儲層ds可設置在堆疊結構st與豎直結構vs之間。如圖8a和圖8b中所示，數據存儲層ds可包括沿電極el的側表面和絕緣層ild的側表面豎直延伸的豎直絕緣層vl。數據存儲層ds還可包括沿電極el的頂表面和底表面延伸的水平絕緣層hl。

在本發明構思的示例性實施例中，共源區csr可在堆疊結構st之間設置在基底10中。例如，共源區csr可設置在基底10的上表面上。共源區csr可沿第一方向d1平行于堆疊結構st延伸。可通過將第二導電類型的雜質摻雜到基底10中來形成共源區csr。共源區csr可包括例如n型雜質(例如，砷(as)或磷(p))。共源區csr可用作參照圖2討論的共源極線csl。

共源塞csp可結合到共源區csr，側壁絕緣間隔件sp可置于共源塞csp與堆疊結構st之間。例如，共源塞csp可具有線型形狀，并可沿第一方向d1延伸。

填充絕緣層20可設置在堆疊結構上方，使得覆蓋堆疊結構st和豎直結構vs。蓋絕緣層30可設置在填充絕緣層20上，并可覆蓋共源塞csp。

在本發明構思的示例性實施例中，輔助互連件sbl可設置在蓋絕緣層30上，以將相鄰的豎直結構vs彼此電連接。輔助互連件sbl可具有在第二方向d2上的縱向軸，并可具有互不相同的長度。例如，輔助互連件sbl可在第二方向d2上延伸。

第一層間介電層40可設置在蓋絕緣層30上，以覆蓋輔助互連件sbl，位線bl可設置在第一層間介電層40上。位線bl可在第二方向d2上延伸，并可通過穿透第一層間介電層40的上接觸塞ucp電連接到輔助互連件sbl。例如，可通過穿透第一層間介電層40的孔來形成上接觸塞ucp。輔助互連件sbl可通過設置在輔助互連件sbl與豎直結構vs之間的下接觸塞lcp電連接到豎直結構vs。例如，可通過穿透蓋絕緣層30和填充絕緣層20的孔來形成下接觸塞lcp。

在本發明構思的示例性實施例中，標準單元行scr可沿第二方向d2布置在外圍電路區r2的基底10上(例如，如圖9中所示)。標準單元行scr中的每個可包括沿第一方向d1布置的多個標準單元sc(例如，如圖4中所示)。

另外，參照圖5a、圖5b和圖6，第一標準單元sc1和第二標準單元sc2可設置在外圍電路區r2中的基底10上。第一標準單元sc1和第二標準單元sc2可根據預定的設計規則具有矩形形狀，如圖5a和圖5b中所示。第一標準單元sc1和第二標準單元sc2均可具有在第一方向d1上的不同的寬度，并均可具有在第二方向d2上的相同的單位長度l。第一標準單元sc1和第二標準單元sc2中的每個可包括具有各種尺寸的金屬氧化物半導體(mos)晶體管。

第一標準單元sc1和第二標準單元sc2中的每個可包括nmos區和pmos區，有源區act可通過位于nmos區和pmos區上的器件隔離層11形成邊界。此外，第一標準單元sc1和第二標準單元sc2中的每個可包括柵電極ge以及位于柵電極ge的相對兩側處的雜質區10s和雜質區10d。此外，有源區act可設置在雜質區10s與雜質區10d之間。例如，雜質區10s和雜質區10d可以是第一標準單元sc1和第二標準單元sc2的源區或者漏區。

在本發明構思的示例性實施例中，外圍電路區r2中的標準單元sc、sc1和sc2可被填充絕緣層20和蓋絕緣層30覆蓋。

在本發明構思的示例性實施例中，第一互連線110可設置為連接到外圍電路區r2中的標準單元sc、sc1和sc2。參照圖5a和圖6，第一互連線110可結合到有源區act、柵電極ge以及雜質區10s和雜質區10d。

第一互連線110可設置在距離基底10的第一高度h1處，并可具有平行于位線bl的在第二方向d2上的縱向軸。例如，第一互連線110可位于與設置在單元陣列區r1中的輔助互連件sbl的位置基本上相同的第一高度h1處。第一互連線110和輔助互連件sbl可同時地形成。第一互連線110可通過穿透填充絕緣層20和蓋絕緣層30的接觸塞pplg電連接到標準單元sc、sc1和sc2。例如，可通過形成穿透填充絕緣層20和蓋絕緣層30的孔來設置接觸塞pplg。第一互連線110可具有比標準單元sc、sc1和sc2中的每個的沿第二方向d2延伸的單位長度l短的長度。第一互連線110可包括例如摻雜的半導體、金屬(例如，鎢、鈦、鉭等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)和金屬半導體化合物(例如，硅化鈦、硅化鎢、硅化鎳等)中的至少一種。

多條下電源線120、120a和120b可在外圍電路區r2中設置在第一互連線110上。在本發明構思的示例性實施例中，下電源線120、120a和120b可沿第一方向d1延伸，以與第一互連線110相交。例如，下電源線120、120a和120b可設置在第一層間介電層40上。另外，下電源線120、120a和120b可位于與設置在單元陣列區r1中的位線bl基本上相同的高度處。

下電源線120、120a和120b可包括為標準單元sc、sc1和sc2提供第一電源(例如，電源電壓)的第一下電源線120a與為標準單元sc、sc1和sc2提供第二電源(例如，地電壓)的第二下電源線120b。

一對第一下電源線120a和第二下電源線120b可橫跨標準單元行scr中的每個延伸。第一下電源線120a和第二下電源線120b中的每個可通過穿透第一層間介電層40的接觸塞選擇地連接到第一互連線110。標準單元行scr中的每個中的標準單元sc1和sc2可共用一對第一下電源線120a和第二下電源線120b。

在本發明構思的示例性實施例中，第二層間介電層50可設置在第一層間介電層40上，以覆蓋下電源線120、120a和120b。多條第二互連線130可在外圍電路區r2中設置在第二層間介電層50上。多條第二互連線130可沿第二方向d2延伸，以與下電源線120、120a和120b相交。

在本發明構思的示例性實施例中，第二互連線130可包括電連接到第一下電源線120a的電源電壓線130a與電連接到第二下電源線120b的地電壓線130b。

第三層間介電層60可設置在第二層間介電層50上，以覆蓋第二互連線130。多條上電源線140、140a和140b可在外圍電路區r2中設置在第三層間介電層60上。在本發明構思的示例性實施例中，上電源線140、140a和140b可沿第一方向d1延伸，以與第一互連線110和第二互連線130相交。可布置下電源線120、120a和120b，使得它們在第二方向d2上以第一間隔均彼此分隔開。此外，可布置上電源線140、140a和140b，使得它們在第二方向d2上以比第一間隔大的第二間隔均彼此分隔開。上電源線140、140a和140b中的每條可具有比下電源線120、120a和120b中的每條的線寬度大的線寬度。

上電源線140、140a和140b可包括第一上電源線140a和第二上電源線140b。第一上電源線140a和第二上電源線140b可在第二方向d2上交替地設置。例如，第一上電源線140a可通過接觸塞和電源電壓線130a連接到第一下電源線120a，第二上電源線140b可通過接觸塞和地電壓線130b連接到第二下電源線120b。例如，上電源線140可通過接觸塞連接到第二互連線130，第二互連線130可通過接觸塞連接到下電源線120。第一上電源線140a和第二上電源線140b可通過第一互連線110、電源電壓線130a和地電壓線130b電連接到標準單元sc1和sc2。

在本發明構思的示例性實施例中，下電源線120a和120b以及上電源線140a和140b可在外圍電路區r2中沿第一方向d1延伸，并可以以彼此不相同的高度分別設置。在制造三維半導體存儲裝置時，可以能夠增大外圍電路區r2中的工藝余量。

圖9是部分地示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的平面圖。

參照圖9，標準單元行scr可在外圍電路區r2中沿第二方向d2設置在基底10上。圖3的標準單元sc可沿第一方向d1布置在每個標準單元行scr中。如參照圖5a、圖5b和圖6所討論的，標準單元中的每個可包括邏輯器件以及連接到此邏輯器件的第一互連線110。

在本發明構思的示例性實施例中，一對下電源線120a和120b可設置在標準單元行scr中的每個中。例如，第一下電源線120a和第二下電源線120b可沿第一方向d1延伸，并可在第二方向d2上交替地設置。第一下電源線120a和第二下電源線120b可與圖5a的第一互連線110相交。第一下電源線120a可向標準單元sc提供電源電壓。第二下電源線120b可向標準單元sc提供地電壓。

第二互連線130a和130b(例如，電源電壓線和地電壓線)可在下電源線120a和120b上在第二方向d2上延伸。在本發明構思的示例性實施例中，如之前討論的，第二互連線130a和130b可包括電源電壓線130a和地電壓線130b。電源電壓線130a和地電壓線130b可沿第一方向d1交替地布置。電源電壓線130a中的每條可通過穿透第二層間介電層50(例如，在圖6中)的接觸塞連接到第一下電源線120a，地電壓線130b中的每條可通過穿透第二層間介電層50(例如，在圖6中)的接觸塞連接到第二下電源線120b。

上電源線140a和140b可設置為在第二互連線130a和130b上在第一方向d1上延伸。上電源線140a和140b可與第二互連線130a和130b相交。上電源線140a和140b可包括施加了電源電壓的第一上電源線140a和施加了地電壓的第二上電源線140b。第一上電源線140a可通過電源電壓線130a連接到第一下電源線120a，第二上電源線140b可通過地電壓線130b連接到第二下電源線120b。第一上電源線140a和第二上電源線140b可在第二方向d2上交替地布置。例如，第一上電源線140a和第二上電源線140b可相互平行。第一上電源線140a和第二上電源線140b可在第一方向d1上具有彼此不相同的長度。例如，第一上電源線140a和第二上電源線140b可在第一方向d1上彼此分隔開特定的距離。

上電源線140a和140b可沿第二方向d2以比下電源線120a和120b的第一間距p1大的第二間距p2布置。例如，上電源線140a和140b可具有比下電源線120a和120b的第一線寬度w1大的第二線寬度w2，并且/或者可在上電源線140a與140b之間具有比下電源線120a與120b之間的第一間隔s1大的第二間隔s2。

圖10和圖11是示出根據本發明構思的示例性實施例的圖9中描繪的外圍電路區的一部分的放大平面圖。

參照圖10，標準單元行scr可在圖4的外圍電路區r2中設置在基底10上，標準單元sc可設置在標準單元行scr中的每個中。標準單元行scr中的每個可包括標準單元sc與設置在標準單元sc之間的虛設區dr。標準單元sc可在第一方向d1上具有相同的寬度或者在第一方向d1上具有彼此不相同的寬度。如在圖3中解釋的，標準單元sc可在第二方向d2上具有基本上相同的單位長度l。

如參照圖5a和圖5b所討論的，第一互連線110可設置在標準單元sc上并連接到標準單元sc。如參照圖6所討論的，第一互連線110可設置在距離基底10的第一高度h1處。

設置在距離基底10的第二高度處的第一下電源線120a和第二下電源線120b可在比第一高度(例如，圖6的h1)高的第二高度處與第一互連線110相交。設置在距離基底10的第三高度處的電源電壓線130a與地電壓線130b可在比第二高度高的第三高度處與第一互連線110相交。如參照圖9所討論的，電源電壓線130a可電連接到第一下電源線120a，地電壓線130b可電連接到第二下電源線120b。

在本發明構思的示例性實施例中，虛設互連線110d可在虛設區dr中設置在第一高度(例如，圖6的h1)處。例如，虛設互連線110d可設置在與第一互連線110相同的高度處，并可沿第一方向d1平行于第一下電源線120a和第二下電源線120b延伸，如圖10中所示。

例如，第一互連線110可具有在第二方向d2上的縱向軸，并可在第一方向d1上彼此隔開特定的距離設置。虛設互連線110d可具有在第一方向d1上的縱向軸，并可在第二方向d2上彼此隔開特定的距離設置，如圖10中所示。

此外，如圖11中所示，虛設互連線110d可與置于虛設互連線110d之上的第一下電源線120a和第二下電源線120b相交。虛設互連線110d可具有在第二方向d2上的縱向軸，并可在第一方向d1上彼此隔開特定的距離設置。一條或更多條虛設互連線110d可與第一下電源線120a并聯電連接。由于第一下電源線120a的電阻與虛設互連線110d的電阻并聯電連接，所以可以能夠降低由第一下電源線120a提供的電源電壓的電壓降。

圖12是根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的一部分的布局。圖13和圖14是示出根據本發明構思的示例性實施例的三維半導體存儲裝置的外圍電路區的一部分的透視圖。

參照圖12和圖13，參照圖3解釋的標準單元sc可在外圍電路區r2中設置在基底10上。如參照圖5a、圖5b和圖6所討論的，每個標準單元sc可包括邏輯器件、連接到邏輯器件的互連線以及電源線。

在本發明構思的示例性實施例中，第一下電源線120a和第二下電源線120b可設置為在外圍電路區r2中在基底10上沿第一方向d1延伸。第一下電源線120a和第二下電源線120b可在第二方向d2上交替地布置。例如，第一下電源線120a可以是電源電壓線，第二下電源線120b可以是地電壓線。

第三上電源線130a和第四上電源線130b可分別設置在第一下電源線120a和第二下電源線120b上。第三上電源線130a和第四上電源線130b可在第二方向d2上延伸，以與第一下電源線120a和第二下電源線120b相交。此外，第三上電源線130a和第四上電源線130b可沿第一方向d1交替地布置。例如，第三上電源線130a可以是電源電壓線，第四上電源線130b可以是地電壓線。

在本發明構思的示例性實施例中，如平面圖中所示，第一下電源線120a和第二下電源線120b可以以網格形狀布置。此外，第三上電源線130a和第四上電源線130b可以以網格形狀布置。多個第一接觸塞cp1可設置在第一下電源線120a與第三上電源線130a交叉的交叉點處，多個第二接觸塞cp2可設置在第二下電源線120b與第四上電源線130b交叉的交叉點處。第一接觸塞cp1可將位于不同高度處的電源電壓線120a和130a彼此電連接，第二接觸塞cp2可將位于不同高度處的地電壓線120b和130b彼此電連接。

路徑線120s(routingline)和虛設線120d可設置在第一下電源線120a與第二下電源線120b之間。

路徑線120s和虛設線120d可包括與第一下電源線120a和第二下電源線120b基本上相同的導電材料。例如，路徑線120s和虛設線120d可包括摻雜的半導體、金屬(例如，鎢、鈦、鉭等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)和金屬半導體化合物(例如，硅化鈦、硅化鎢、硅化鎳等)。

在本發明構思的示例性實施例中，路徑線120s和虛設線120d可位于距離基底10的與第一下電源線120a和第二下電源線120b相同的高度處。路徑線120s可以是傳輸電信號的金屬線。虛設線120d可設置為提高信號完整性。例如，虛設線120d可設置在路徑線120s之間的空的空間中以及第一下電源線120a與第二下電源線120b之間的空的空間中。虛設線120d可設置在第三上電源線130a與第四上電源線130b之間的空的空間中。

例如，路徑線120s和虛設線120d可沿第一方向d1平行于第一下電源線120a和第二下電源線120b延伸。虛設線120d可具有在第一方向d1上延伸的各種長度。

在本發明構思的示例性實施例中，虛設互連線110d可設置在第一下電源線120a下方。虛設互連線110d可通過接觸塞cp電連接到第一下電源線120a。

例如，虛設互連線110d可沿第一方向d1平行于第一下電源線120a延伸，并且每條虛設互連線110d可與第一下電源線120a中的每條并聯電連接。由于第一下電源線120a的電阻與虛設互連線110d的電阻并聯電連接，所以可以能夠使由第一下電源線120a提供的電源電壓的電壓降降低。下虛設線110a可設置在虛設互連線110d之間的空的空間中。下虛設線110a可具有在第一方向d1上延伸的縱向軸。

此外，如圖14中所示，虛設互連線110d可在第二方向d2上延伸，以穿過第一下電源線120a并與第一下電源線120a相交。虛設互連線110d中的每條可電連接到在第二方向d2上彼此分隔開特定的距離的第一下電源線120a。此外，虛設互連線110d可在第一方向d1上彼此分隔開特定的距離。下虛設線110a可設置在虛設互連線110d之間的空的空間中。下虛設線110a可具有在第二方向d2上延伸的縱向軸。

根據本發明構思的示例性實施例，可使用具有平行于位線的縱向軸的互連線來設計外圍電路區的標準單元。換言之，互連線在與位線平行的第二方向d2上延伸。因此，標準單元可設置有來自于電源線的電力或者地電壓，所述電源線分別位于不同的高度處，這可提高設置在小的區域上的電源線的集成。例如，外圍電路區可設計為減小對標準單元提供電力的電源線中的布線擁擠。

此外，由于虛設互連線設置在連接到標準單元的電源線下方并且電源線與虛設互連線并聯電連接，因此可減小電源線的電阻。因此，能夠減小提供到標準單元的電源電壓的電壓降。

盡管參照本發明構思的示例性實施例已經具體地展示并描述了本發明構思，但是對本領域普通技術人員將明顯的是，在不脫離如由權利要求書所限定的本發明構思的精神和范圍的情況下，可以對其做出形式上和細節上的各種改變。