溝槽型超級結的制造方法與流程

本發明涉及一種半導體集成電路制造工藝方法，特別是涉及一種溝槽型超級結的制造方法。

背景技術：

超級結為由形成于半導體襯底中的交替排列的P型薄層也即P型柱(P-Pillar)和N型薄層也即N型柱(N-Pillar)組成，現有超級結的制造方法中包括溝槽型超級結的制造方法，這種方法是通過溝槽工藝制作超級結器件，需要先在半導體襯底如硅襯底表面的N型摻雜外延層上刻蝕一定深度和寬度的溝槽，然后利用外延填充(ERIFilling)的方式在刻出的溝槽上填充P型摻雜的硅外延，并且要求填充區域具有完好的晶體結構，以便后續流程制作高性能的器件。

利用深溝槽和外延填充的方法制作超級結器件，對于深溝槽刻蝕和外延填充都是一種挑戰，動輒大于10的深寬比，使得這種器件的制作非常困難，在提升器件的性能的同時一般都要求更高的工藝能力。

如圖1所示，是現有溝槽型超級結的制造方法形成的超級結在后續熱過程之后的結構示意圖；現有方法包括如下步驟：

步驟一、提供一半導體襯底如硅襯底101，在所述半導體襯底101表面形成有第一N型外延層102。

步驟二、采用光刻刻蝕工藝在第一N型外延層102中形成多個溝槽。

步驟三、采用外延生長中在所述溝槽中填充P型外延層103，P型外延層103會同時延伸到所述溝槽外部的所述第一N型外延層102表面。

步驟四、進行化學機械研磨工藝將溝槽外部的P型外延層103去除，溝槽區域內的P型外延層103和溝槽外部的表面相平，最后形成由填充于溝槽中的所述P型外延層103組成的P型薄層和由所述溝槽之間的所述第一N型外延層102組成N型薄層交替排列結構，該P型薄層和N型薄層交替排列的結構即為超級結。

超級結形成之后，后續需要制作超級結器件，后續超級結器件制作過程中會包括P型體區(Pbody)推進等一系列熱過程中，已制作完成的P型薄層也稱P型柱(P-Pillar)也會受到很大的推進，根據工藝不同，單邊推進量可能接近1微米，圖1中標記103a所示區域即為P型薄層103在后續熱過程后的硼向外橫向擴散到N型薄層102中的區域，現有方法形成的P型薄層103會產生較多的外擴，P型薄層103和N型薄層102之間的摻雜會互相抵消效應(counter dope)，最后會使得N型薄層102具有導電性能導電通道的有效寬度變窄，從而會損失器件性能，損失工藝能力。

在現有方法中，因為P型薄層103是通過外延填充溝槽實現，而N型薄層則直接由所述溝槽之間的所述第一N型外延層102組成，故P區域即P型薄層103的濃度調節是比較容易的，而所述第一N型外延層102的濃度一般是固定的。在經歷后續Thermal即熱過程后，P型薄層103和N型薄層102的有效摻雜濃度分布如下圖2所示，圖2中以半個Pitch的超級結單元為例進行說明，通常超級結中一個pitch是指一個溝槽的寬度加一個溝槽間距，也即一個pitch為由一個P型薄層103和一個N型薄層102組成的超級結單元的寬度。在Pitch越小的器件上，器件的正向導通電阻(RSP)受P-Pillar和N-Pillar的counter dope影響越大，圖2中以Pitch為7微米,P-pillar的設計寬度為3微米，N-Pillar設計寬度為4微米的情況作為說明，可以看出，橫向位置為2微米處為溝槽的一個側面，小于2微米的橫向位置為N-Pillar區域，大于2微米的橫向位置為P-Pillar區域，從現有方法形成的超級結的歸一化摻雜濃度及位置關系的曲線201可以看出，N-Pillar的摻雜濃度會從最大值逐漸降低到0，并將部分N-Pillar會變成P型摻雜并逐漸升高到P-Pillar的最大摻雜值，可以看出，實際的N型摻雜區域的寬度小于N-Pillar的原始寬度，且被P型雜質擴展的區域的N型摻雜濃度會逐漸降低。可見，由于PN Counter Dope，N型摻雜區域原本的導電通路不僅變小，而且靠近PN結區域濃度下降嚴重，對于正向導通電阻有非常不利的影響。

技術實現要素：

本發明所要解決的技術問題是提供一種溝槽型超級結的制造方法，能增加N型薄層的導電通道的有效寬度從而降低器件正向導通電阻，同時能不影響器件的擊穿電壓，能提升器件性能，能降低工藝開發壓力。

為解決上述技術問題，本發明提供的溝槽型超級結的制造方法包括如下步驟：

步驟一、提供一半導體襯底，在所述半導體襯底表面形成有第一N型外延層。

步驟二、采用光刻刻蝕工藝在所述第一N型外延層中形成多個溝槽。

步驟三、采用外延生長在所述溝槽的底部表面和側面形成第二N型外延層，所述第二N型外延層的摻雜濃度高于所述第一N型外延層的摻雜濃度；所述第二N型外延層的厚度設置為小于等于后續形成的P型外延層的P型雜質在后續熱過程中向所述第一N型外延層方向單邊推進的寬度，所述第二N型外延層用于阻擋所述P型外延層的P型雜質推進到所述第一N型外延層中以及對所述P型外延層的P型雜質推進區域中的所述第一N型外延層的N型雜質進行補償。

步驟四、采用外延生長工藝在形成有所述第二N型外延層的所述溝槽中填充所述P型外延層。

步驟五、進行化學機械研磨工藝，所述化學機械研磨工藝將所述溝槽外部的所述P型外延層去除、將所述溝槽區域的所述P型外延層的表面和所述溝槽外的表面相平；由填充于所述溝槽中的所述P型外延層組成P型薄層，由各所述溝槽之間的所述第一N型外延層和所述第二N型外延層組成N型薄層，由所述N型薄層和所述P型薄層交替排列組成超級結。

進一步的改進是，步驟一中所述第一N型外延層的厚度為15微米～60微米。

進一步的改進是，所述半導體襯底為硅襯底，所述第一N型外延層為N型硅外延層，所述第二N型外延層為N型硅外延層，所述P型外延層為P型硅外延層。

進一步的改進是，步驟二中形成所述溝槽包括如下分步驟：

步驟21、在所述第一N型外延層表面形成硬質掩模層。

步驟22、在所述硬質掩模層表面涂布光刻膠，進行光刻工藝將所述溝槽形成區域打開。

步驟23、以所述光刻膠為掩模對所述硬質掩模層進行刻蝕，該刻蝕工藝將所述溝槽形成區域的所述硬質掩模層去除、所述溝槽外的所述硬質掩模層保留。

步驟24、去除所述光刻膠，以所述硬質掩模層為掩模對所述第一N型外延層進行刻蝕形成所述溝槽。

采用所述硬質掩模層之后，在所述步驟五中所述化學機械研磨工藝以所述硬質掩模層為研磨終點，在所述化學機械研磨工藝之后去除所述硬質掩模層。

進一步的改進是，所述硬質掩模層由依次形成于所述第一N型外延層表面的第一氧化層、第二氮化硅層和第三氧化層疊加而成。

進一步的改進是，步驟24中所述溝槽的刻蝕工藝完成后要求所述第三氧化層的厚度保留一半以上；在所述溝槽形成之后還包括如下步驟：

步驟25、去除所述第三氧化層。

步驟26、采用熱氧化工藝在所述溝槽的底部表面和側面形成犧牲氧化層，之后去除所述犧牲氧化層以對所述溝槽的底部表面和側面進行修復，去除所述犧牲氧化層時采用所述第二氮化硅層對所述第一氧化層進行保護。

步驟27、去除所述第二氮化硅層。

之后，在所述步驟五中所述化學機械研磨工藝以所述硬質掩模層的所述第一氧化層為研磨終點，在所述化學機械研磨工藝之后去除所述第一氧化層。

進一步的改進是，所述第一氧化層為熱氧化層，厚度為100埃米～2000埃米；所述第二氮化硅層的厚度為100埃米～1500埃米；所述第三氧化層的厚度為0.5微米～3微米。

進一步的改進是，步驟25中采用濕法刻蝕工藝去除所述第三氧化層；步驟27中采用熱磷酸去除所述第二氮化硅層；去除所述第一氧化層采用濕法刻蝕工藝。

進一步的改進是，所述P型外延層的摻雜元素為硼，所述P型外延層的P型雜質在后續熱過程中向所述第一N型外延層方向單邊推進的寬度小于等于1微米。

進一步的改進是，步驟三中所述第二N型外延層的厚度為小于等于0.3微米，所述第二N型外延層的N型摻雜濃度為1e14cm^-3～1e19cm^-3。

進一步的改進是，所述第二N型外延層的N型摻雜濃度為2e16cm^-3。

進一步的改進是，步驟三中采用選擇性外延生長工藝形成所述第二N型外延層；或者，步驟三中采用非選擇性外延生長工藝形成所述第二N型外延層。

進一步的改進是，步驟二中根據后續步驟三中需要形成的所述第二N型外延層的厚度預先增加所述溝槽的寬度，以降低所述溝槽的深寬比，從而降低所述溝槽的刻蝕工藝難度。

進一步的改進是，所述溝槽增加的寬度小于等于所述第二N型外延層的厚度的兩倍。

本發明通過在溝槽形成后，在填充P型外延層之前在溝槽的底部表面和側面形成一層較薄的第二N型外延層，相比于第一N型外延層摻雜濃度固定的特點，第二N型外延層為單獨采用外延工藝形成，故第二N型外延層的摻雜濃度能單獨調節，故本發明能將第二N型外延層的摻雜濃度設置為高于第一N型外延層的摻雜濃度，通過較高濃度的第二N型外延層的設置能夠提供更多的雜質抵消P型外延層向第一N型外延層方向外擴的P型雜質，從而能形成阻擋P型外延層的P型雜質推進到第一N型外延層中的效應；同時，由于第二N型外延層的摻雜濃度高于第一N型外延層的摻雜濃度，故第二N型外延層的N型雜質還會橫向擴散到第一N型外延層中，用于對P型外延層的P型雜質推進區域中的第一N型外延層的N型雜質進行補償，這樣能夠提高P型薄層和N型薄層形成的PN結界面處的N型雜質濃度，從而能增加N型薄層的導電通道的有效寬度從而降低器件正向導通電阻；同時本發明的第二N型外延層的厚度設置為小于等于后續形成的P型外延層的P型雜質在后續熱過程中向第一N型外延層方向單邊推進的寬度，所以，第二N型外延層的厚度較薄，對整個超結單元的耐壓影響不大，故本發明能不影響器件的擊穿電壓，從而能提升器件性能。

另外，本發明由于在溝槽之后增加了形成第二N型外延層的步驟，故能夠在刻蝕溝槽時預先增加溝槽的寬度，以使整個的P型薄層和N型薄層的厚度和現有不設置第二N型外延層的相當，故和現有技術相比，本發明能增加溝槽的寬度，從而能降低溝槽的深寬比，能使溝槽的刻蝕變簡單，從而能降低工藝開發壓力。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細的說明：

圖1是現有溝槽型超級結的制造方法形成的超級結在后續熱過程之后的結構示意圖；

圖2是現有方法形成的超級結的歸一化摻雜濃度及位置關系的曲線；

圖3是本發明實施例方法的流程圖；

圖4A-圖4E是本發明實施例方法各步驟中的器件結構示意圖；

圖5是本發明實施例方法和現有方法形成的超級結的歸一化摻雜濃度及位置關系的曲線。

具體實施方式

如圖3所示，是本發明實施例方法的流程圖；如圖4A至圖4E所示，是本發明實施例方法各步驟中的器件結構示意圖；本發明實施例溝槽型超級結的制造方法包括如下步驟：

步驟一、如圖4A所示，提供一半導體襯底1，在所述半導體襯底1表面形成有第一N型外延層2。

較佳選擇為，所述第一N型外延層2的厚度為15微米～60微米。所述半導體襯底1為硅襯底，所述第一N型外延層2為N型硅外延層，所述P型外延層6為P型硅外延層。

步驟二、如圖4B所示，采用光刻刻蝕工藝在所述第一N型外延層2中形成多個溝槽4。

較佳為，形成所述溝槽4包括如下分步驟：

步驟21、如圖4A所示，在所述第一N型外延層2表面形成硬質掩模層3。

更優選擇為，所述硬質掩模層3由依次形成于所述第一N型外延層2表面的第一氧化層、第二氮化硅層和第三氧化層疊加而成。所述第一氧化層為熱氧化層，厚度為100埃米～2000埃米；所述第二氮化硅層的厚度為100埃米～1500埃米；所述第三氧化層的厚度為0.5微米～3微米。

步驟22、如圖4B所示，在所述硬質掩模層3表面涂布光刻膠，進行光刻工藝將所述溝槽4形成區域打開。

步驟23、如圖4B所示，以所述光刻膠為掩模對所述硬質掩模層3進行刻蝕，該刻蝕工藝將所述溝槽4形成區域的所述硬質掩模層3去除、所述溝槽4外的所述硬質掩模層3保留。

步驟24、如圖4B所示，去除所述光刻膠，以所述硬質掩模層3為掩模對所述第一N型外延層2進行刻蝕形成所述溝槽4。所述溝槽4的刻蝕工藝完成后要求所述第三氧化層的厚度保留一半以上。

步驟25、去除所述第三氧化層。采用濕法刻蝕工藝去除所述第三氧化層。

步驟26、采用熱氧化工藝在所述溝槽4的底部表面和側面形成犧牲氧化層，之后去除所述犧牲氧化層以對所述溝槽4的底部表面和側面進行修復，去除所述犧牲氧化層時采用所述第二氮化硅層對所述第一氧化層進行保護。

步驟27、去除所述第二氮化硅層。采用熱磷酸去除所述第二氮化硅層。

較佳為，本步驟二中根據后續步驟三中需要形成的第二N型外延層5的厚度預先增加所述溝槽4的寬度，以降低所述溝槽4的深寬比，從而降低所述溝槽4的刻蝕工藝難度。所述溝槽4增加的寬度小于等于所述第二N型外延層5的厚度的兩倍。

步驟三、如圖4C所示，采用外延生長在所述溝槽4的底部表面和側面形成第二N型外延層5。

本發明實施例中，采用選擇性外延生長工藝形成所述第二N型外延層5。在其它實施例中也能為：采用非選擇性外延生長工藝形成所述第二N型外延層5。

所述第二N型外延層5的摻雜濃度高于所述第一N型外延層2的摻雜濃度；所述第二N型外延層5的厚度設置為小于等于后續形成的P型外延層6的P型雜質在后續熱過程中向所述第一N型外延層2方向單邊推進的寬度，所述第二N型外延層5用于阻擋所述P型外延層6的P型雜質推進到所述第一N型外延層2中以及對所述P型外延層6的P型雜質推進區域中的所述第一N型外延層2的N型雜質進行補償。

較佳為，本發明實施例方法中，所述P型外延層6的摻雜元素為硼，所述P型外延層6的P型雜質在后續熱過程中向所述第一N型外延層2方向單邊推進的寬度小于等于1微米。所述第二N型外延層5的厚度為小于等于0.3微米，所述第二N型外延層5的N型摻雜濃度為1e14cm^-3～1e19cm^-3；更優選擇為，所述第二N型外延層的N型摻雜濃度為2e16cm^-3。

步驟四、如圖4D所示，采用外延生長工藝在形成有所述第二N型外延層5的所述溝槽4中填充P型外延層6，所述P型外延層6同時延伸到所述溝槽4外部的所述第一N型外延層2表面；所述P型外延層6的摻雜元素為硼，通過設置所述第二N型外延層5阻擋所述P型外延層6中的硼外擴到所述第一N型外延層2中。

步驟五、如圖4E所示，進行化學機械研磨工藝，所述化學機械研磨工藝將所述溝槽4外部的所述P型外延層6去除、將所述溝槽4區域的所述P型外延層6的表面和所述溝槽4外的表面相平；由填充于所述溝槽4中的所述P型外延層6組成P型薄層，由各所述溝槽4之間的所述第一N型外延層2和所述第二N型外延層5組成N型薄層，由所述N型薄層和所述P型薄層交替排列組成超級結。

超級結形成后，在后續形成超級結器件的過程中需要使用到多次熱退火，多次熱退火的疊加形成的后續熱過程會使P型薄層中的硼外擴的N型薄層中，本發明實施例方法通過設置第二N型外延層5后，利用第二N型外延層5的摻雜濃度和厚度都可以調節的特點，能夠通過第二N型外延層5的可調節的N型雜質來和P型外延層6的外擴的P型雜質即硼進行摻雜互相抵消即counter dope，從而能實現阻擋所述P型外延層6的P型雜質推進到所述第一N型外延層2中；另外，即使部分P型雜質擴散到所述第一N型外延層2中，第二N型外延層5中的N型雜質也會擴散到鄰近的所述第一N型外延層2中從而對所述P型外延層6的P型雜質推進區域中的所述第一N型外延層2的N型雜質進行補償。

如圖5所示，是本發明實施例方法和現有方法形成的超級結的歸一化摻雜濃度及位置關系的曲線，和圖2一樣，圖5中還是以Pitch為7微米,P-pillar的設計寬度為3微米，N-Pillar設計寬度為4微米的情況作為說明，曲線201和圖2中的曲線201一樣是現有方法形成的超級結的歸一化摻雜濃度及位置關系的曲線，曲線202則是本發明實施例方法形成的超級結的歸一化摻雜濃度及位置關系的曲線，可以看出，曲線202的N型摻雜區域更加寬，且靠近PN結界面處N型摻雜濃度更高，所以本發明實施例方法能增加N型薄層的導電通道的有效寬度從而降低器件正向導通電阻；另外，第二N型外延層5的厚度較薄，對整個超結單元的Pitch不變，故增加第二N型外延層5對器件的耐壓影響不大，故本發明實施例方法能不影響器件的擊穿電壓，從而能提升器件性能。

以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。