氣敏層為SnO2的CMOS氣體傳感器的形成方法與流程

本發明涉及半導體制作領域技術，特別涉及一種氣敏層為SnO₂的CMOS氣體傳感器的形成方法。

背景技術：

氣體傳感器是一種將氣體中特定的成分通過某種原理檢測出來，并且把檢測出來的某種信號轉換成適當的電學信號的器件。隨著人類對環保、污染及公共安全等問題的日益重視，以及人們對于生活水平的要求的不斷提高，氣體傳感器在工業、民用和環境監測三大主要領域內取得了廣泛的應用。

根據氣體傳感器檢測氣體的原理的不同，氣體傳感器主要包括催化燃燒式、電化學式、熱導式、紅外吸收式和半導體式氣體傳感器等。其中，半導體式氣體傳感器包括電阻式氣體傳感器和非電阻式氣體傳感器，由于電阻式氣體傳感器具有靈敏度高、操作方便、體積小、成本低廉、響應時間短和恢復時間短等優點，使得電阻式氣體傳感器得到了廣泛應用，例如在對易燃易爆氣體(如CH₄，H₂等)和有毒有害氣體(如CO、NO_x等)的探測中起著重要的作用。

一般的，需要提供信號處理電路使氣體傳感器正常工作，現有技術常用的方法為：分別單獨形成氣體傳感器以及信號處理器件，然后將氣體傳感器以及信號處理器件進行封裝組合。

若采用兼容的標準CMOS(Complementary Metal Oxide Semiconductor)工藝來進行氣體傳感器的制作，則能夠將氣體傳感器與CMOS信號處理器件集成在同一芯片上，從而提高產品性能、縮小芯片面積、提高集成化、提高產量、降低生產成本等。因此，亟需提供一種新的氣體傳感器的形成方法，同時將氣體傳感器和CMOS信號處理器件集成在同一芯片上，且形成氣體傳感器的工藝不會對CMOS信號處理器件造成不良影響。

技術實現要素：

本發明解決的問題是提供一種氣敏層為SnO2的CMOS氣體傳感器的形成方法，氣體傳感器的形成工藝與MOS器件的形成工藝兼容性高，縮小芯片面積、提高集成度和產量，降低功耗和生產成本。

為解決上述問題，本發明提供一種氣敏層為SnO2的CMOS氣體傳感器的形成方法，包括：提供襯底，所述襯底包括MOS器件區以及傳感器區；在所述MOS器件區部分襯底表面形成多晶硅柵，在形成所述多晶硅柵的同時，在所述傳感器區部分襯底上形成多晶硅加熱層；在所述MOS器件區以及傳感器區襯底上形成介質層，且所述介質層覆蓋于多晶硅柵表面以及多晶硅加熱層表面；在所述介質層內形成MOS器件互連結構以及傳感器互連結構；其中，所述MOS器件互連結構位于MOS器件區上方，所述MOS器件互連結構與多晶硅柵電連接，所述MOS器件互連結構至少包括2層金屬互連層，且所述MOS器件區的金屬互連層中包括第一頂層金屬互連層，所述第一頂層金屬互連層頂部與介質層頂部齊平；部分所述傳感器互連結構與多晶硅加熱層電連接，所述傳感器互連結構至少包括2層金屬互連層，傳感器區的金屬互連層中包括第二頂層金屬互連層，且所述傳感器互連結構中至少有1層金屬互連層還位于MOS器件區上方，所述第二頂層金屬互連層頂部與介質層頂部齊平，且第二頂層金屬互連層與多晶硅加熱層相互電絕緣；在所述介質層表面以及第一頂層金屬互連層表面形成鈍化層，且所述鈍化層暴露出第二頂層金屬互連層表面；在所述第二頂層金屬互連層表面形成氣敏層，所述氣敏層的材料為SnO₂；采用干法刻蝕工藝，依次刻蝕位于所述氣敏層周圍的鈍化層、介質層以及部分厚度的襯底，在傳感器區形成環繞所述氣敏層的溝槽；采用各向同性刻蝕工藝，沿所述溝槽暴露出的位于傳感器區的襯底側壁表面進行刻蝕，刻蝕去除位于多晶硅加熱層下方的部分厚度襯底，在所述傳感器區上方形成懸空結構，且所述懸空結構與傳感器區的襯底之間具有隔熱區域，其中，懸空結構包括多晶硅加熱層、部分介質層、傳感器互連結構以及氣敏層。

可選的，所述采用干法刻蝕工藝刻蝕去除的襯底厚度為5微米至10微米；在平行于所述襯底表面方向上，所述溝槽的尺寸為3微米至5微米。

可選的，形成所述溝槽的工藝步驟包括：在所述鈍化層表面以及氣敏層表面形成第二光刻膠層，所述第二光刻膠層中具有位于傳感器區上方的環形開口，所述環形開口暴露出氣敏層周圍的鈍化層表面；以所述第二光刻膠層為掩膜，沿所述環形開口暴露出的鈍化層進行刻蝕，直至刻蝕去除部分厚度的襯底。

可選的，采用XeF₂進行所述各向同性刻蝕工藝；所述各向同性刻蝕工藝的工藝參數為：循環進行向刻蝕腔室內通入XeF₂和抽取XeF₂的動作，刻蝕腔室內XeF₂壓強為100Pa至180Pa，且向刻蝕腔室內通入XeF₂后維持10秒至50秒，循環次數為5至15次。

可選的，形成所述鈍化層的工藝步驟包括：在所述介質層表面、第一頂層金屬互連層表面、以及第二頂層金屬互連層表面形成鈍化層；在所述鈍化層表面形成第一光刻膠層，所述第一光刻膠層暴露出位于第二頂層金屬互連層上方的鈍化層表面；以所述第一光刻膠層為掩膜，刻蝕去除位于所述第二頂層金屬互連層表面的鈍化層。

可選的，采用磁控濺射工藝形成材料為SnO₂的氣敏層，工藝參數為：提供Sn靶材，濺射氣體為Ar和O₂，其中，Ar和O₂的氣體流量比值為2:1至5:1，濺射腔室壓強為1Pa至5Pa，提供的工作電壓為500V至1000V，提供的射頻源功率為100瓦至200瓦，襯底100的溫度為20攝氏度至50攝氏度。

可選的，所述多晶硅柵與襯底之間還形成有第一氧化層；所述多晶硅加熱層與襯底之間還形成有第二氧化層，其中，第二氧化層和第一氧化層在同一道工藝中形成；形成所述多晶硅柵與多晶硅加熱層的工藝步驟包括：在所述MOS器件區和傳感器區的襯底表面形成氧化層；在所述氧化層表面形成多晶硅層；圖形化所述MOS器件區的多晶硅層以及氧化層，形成位于MOS器件區部分襯底表面的第一氧化層、以及位于第一氧化層表面的多晶硅柵；圖形化所述傳感器區的多晶硅層以及氧化層，形成位于傳感器區部分襯底表面的第二氧化層、以及位于第二氧化層表面的多晶硅加熱層。

可選的，所述介質層、MOS器件互連結構、傳感器互連結構的形成方法包括：在所述襯底表面形成第一介質層，且所述第一介質層覆蓋于多晶硅柵表面以及多晶硅加熱層表面；在所述第一介質層表面形成若干第一金屬互連層，一部分第一金屬互連層位于MOS器件區上方，且位于MOS器件區上方的第一金屬互連層與多晶硅柵電連接，另一部分第一金屬互連層位于傳感器區上方，位于傳感器區上方的第一金屬互連層分別與多晶硅加熱層電連接，且所述與多晶硅加熱層電連接的第一金屬互連層相互電絕緣；形成覆蓋于所述第一介質層表面以及第一金屬互連層表面的第二介質層；在所述第二介質層表面形成若干第二金屬互連層，一部分第二金屬互連層位于MOS器件區上方，且位于MOS器件區上方的第二金屬互連層與多晶硅柵電連接，另一部分第二金屬互連層位于傳感器區上方，且位于傳感器區上方的部分第二金屬互連層與多晶硅加熱層電連接；形成覆蓋于所述第二介質層表面以及第二金屬互連層表面的第三介質層；在所述第三介質層表面形成若干第三金屬互連層，一部分第三金屬互連層位于MOS器件區上方，且位于MOS器件區上方的第三金屬互連層與多晶硅柵電連接，另一部分第三金屬互連層位于傳感器區上方，位于傳感器區上方的第三金屬互連層與部分第二金屬互連層電連接，且傳感器區上方的第三金屬互連層與多晶硅加熱層之間電絕緣；形成覆蓋于所述第三介質層表面以及第三金屬互連層表面的第四介質層；在所述MOS器件區第四介質層表面形成第一頂層金屬互連層，所述第一頂層金屬互連層與多晶硅柵電連接，在所述傳感器區第四介質層表面形成若干相互電絕緣的第二頂層金屬互連層所述第二頂層金屬互連層與第三金屬互連層電連接，其中，所述第二頂層金屬互連層與第一頂層金屬互連層利用同一道工藝形成；形成覆蓋于所述第三介質層表面、第一頂層金屬互連層表面以及第二頂層金屬互連層表面的頂層介質層，且所述頂層介質層與第一頂層金屬互連層、第二頂層金屬互連層頂部齊平。

可選的，還包括步驟：在形成所述第一金屬互連層之前，在所述第一介質層內形成若干第一導電插塞，一部分第一導電插塞位于MOS器件區上方，且MOS器件區上方的第一導電插塞與多晶硅柵、以及MOS器件區上方的第一金屬互連層電連接，另一部分第一導電插塞位于傳感器區上方，且傳感器區上方的第一導電插塞與多晶硅加熱層、以及傳感器區上方的第一金屬互連層電連接；在形成所述第二金屬互連層之前，在所述第二介質層內形成若干第二導電插塞，一部分第二導電插塞位于MOS器件區上方，且MOS器件區上方的第二導電插塞與MOS器件區上方的第一金屬互連層以及第二金屬互連層電連接，另一部分第二導電插塞位于傳感器區上方，且傳感器區上方的第二導電插塞與傳感器區上方的第一金屬互連層以及部分第二金屬互連層電連接；在形成所述第三金屬互連層之前，在所述第三介質層內形成若干第三導電插塞，一部分第三導電插塞位于MOS器件區上方，且MOS器件區上方的第三導電插塞與MOS器件區上方的第二金屬互連層以及第三金屬互連層電連接，另一部分第三導電插塞位于傳感器區上方，且傳感器區上方的第三導電插塞與傳感器區上方的部分第二金屬互連層以及第三金屬互連層電連接；在形成所述第一頂層金屬互連層以及第二頂層金屬互連層之前，在所述第四介質層內形成若干第四導電插塞，一部分第四導電插塞位于MOS器件區上方，且MOS器件區上方的第四導電插塞與MOS器件區上方的第三金屬互連層以及第一頂層金屬互連層電連接，另一部分第四導電插塞位于傳感器區上方，且傳感器區上方的第四導電插塞與傳感器區上方的第三金屬互連層以及第二頂層金屬互連層電連接。

可選的，所述傳感器互連結構中具有若干相互電絕緣的第二金屬互連層，所述傳感器互連結構中的第二金屬互連層還位于MOS器件區的第二介質層表面，其中，傳感器互連結構中的部分第二金屬互連層與多晶硅加熱層電連接，傳感器互連結構中的另一部分第二金屬互連層與第二頂層金屬互連層電連接；所述傳感器互連結構中的第二金屬互連層為懸空結構的支撐臂。

可選的，所述傳感器區為待形成氣體傳感器的區域；所述MOS器件區為待形成MOS信號處理器件的區域。

與現有技術相比，本發明的技術方案具有以下優點：

本發明提供的CMOS氣體傳感器的形成方法的技術方案中，在形成MOS器件區的多晶硅柵的同時，在傳感器區部分襯底上形成多晶硅加熱層；在MOS器件區和傳感器區襯底上形成介質層，且介質層還覆蓋于多晶硅柵表面以及多晶硅加熱層表面；然后在介質層內形成MOS器件互連結構以及傳感器互連結構，其中，MOS器件互連結構位于MOS器件區上方且與多晶硅柵電連接，傳感器互連結構位于傳感器區上方且與多晶硅加熱層電連接；然后在介質層表面以及第一頂層金屬互連層表面形成鈍化層，在所述鈍化層暴露出的第二頂層金屬互連層表面形成氣敏層；接著，采用干法刻蝕工藝，依次刻蝕位于氣敏層周圍的鈍化層、介質層以及部分厚度的襯底，在傳感器區形成環繞氣敏層的溝槽；采用采用各向同性刻蝕工藝，沿所述溝槽暴露出的位于傳感器區的襯底側壁表面進行刻蝕，刻蝕去除位于多晶硅加熱層下方的部分厚度襯底，在所述傳感器區上方形成懸空結構，且所述懸空結構與傳感器區的襯底之間具有隔熱區域，其中，懸空結構包括多晶硅加熱層、部分介質層、傳感器互連結構以及氣敏層。本發明中氣體傳感器的形成工藝與MOS器件的形成工藝完全兼容，能夠將MOS器件與氣體傳感器集成在同一芯片上，縮小了芯片面積，提高了集成度和產量，降低功耗以及生產成本。

進一步，本發明中采用磁控濺射工藝形成材料為SnO₂的氣敏層，工藝參數為：提供Sn靶材，濺射氣體為Ar和O₂，其中，Ar和O₂的氣體流量比值為2:1至5:1，濺射腔室壓強為1Pa至5Pa，提供的工作電壓為500V至1000V，提供的射頻源功率為100瓦至200瓦，襯底100的溫度為20攝氏度至50攝氏度。采用本發明提供的工藝參數形成氣敏層時，Sn原子和O原子具有足夠的能量，使Sn原子和O原子在第二頂層金屬互連層423表面進行充分的遷移運動，從而使得形成的氣敏層厚度均勻且具有較大的比表面積。

并且，本發明在采用磁控濺射工藝形成氣敏層時，濺射腔室內的氧分壓適中，具體的，Ar和O₂的氣體流量比值為2:1至5:1，避免氣敏層氧化過于充分或氧化程度過低，使的形成的氣敏層中的氧含量適中，從而使氣敏層對氣體的靈敏度較大。

更進一步，本發明中干法刻蝕工藝刻蝕去除的襯底厚度為5微米至10微米，使得后續形成的隔熱區域的尺寸適中，避免由于懸空結構與襯底之間的距離過小而導致的多晶硅加熱層中的熱量不易釋放；并且，還能夠避免各向同性刻蝕工藝刻蝕去除的襯底的厚度過厚，防止多晶硅加熱層受到過大的應力作用，避免多晶硅加熱層發生形變。

相應的，本發明還提供一種結構性能優越的CMOS氣體傳感器。

附圖說明

圖1至圖15為本發明一實施例提供的CMOS氣體傳感器形成過程的剖面結構示意圖。

具體實施方式

由背景技術可知，現有技術氣體傳感器的制作工藝與CMOS工藝兼容性差，難以采用標準的CMOS工藝制作氣體傳感器。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

圖1至圖15為本發明一實施例提供的CMOS氣體傳感器形成過程的剖面結構示意圖。

參考圖1，提供襯底100，所述襯底100包括MOS器件區I以及傳感器區II。

所述襯底100的材料為硅、鍺、鍺化硅、碳化硅或砷化鎵，所述襯底100還可以為絕緣體上的硅、絕緣體上的鍺或者絕緣體上的鍺化硅。所述襯底100表面還可以形成若干外延界面層或應變層，以提高CMOS氣體傳感器的電學性能。

本實施例中，所述襯底100為硅襯底。所述MOS器件區I為待形成MOS信號處理器件的區域，后續形成PMOS晶體管、NMOS晶體管或CMOS晶體管提供信號處理電路平臺，用于檢測或采集氣體傳感器中的電信號；所述傳感器區II為待形成氣體傳感器的區域，為后續形成氣體傳感器提供工作平臺。所述MOS器件區I襯底100內還可以形成隔離結構，所述隔離結構可以為淺溝槽隔離結構(STI，Shallow Trench Isolation)，隔離結構的填充材料為氧化硅、氮化硅或氮氧化硅等絕緣材料。

還可以在MOS器件區I襯底100內形成若干阱區，所述阱區的類型根據待形成的MOS器件的類型確定，所述阱區的摻雜類型為N型摻雜或P型摻雜。例如，在部分MOS器件區I上形成NMOS晶體管時，則相應的MOS器件區I襯底100內形成P型阱區，所述P型阱區的摻雜離子為B、Ga或In；在部分MOS器件區I上形成PMOS晶體管時，則相應的MOS器件區I襯底100內形成N型阱區，所述N型阱區的摻雜離子為P、As或Sb。

本實施例以一個MOS器件區I、一個傳感器區II作為示例，相應后續形成氣體傳感器的數量為1，在平行于襯底100表面方向上，所述傳感器區I的尺寸為10微米×10微米至50微米×50微米。在其他實施例中，MOS器件區的數量可以為大于等于1的任一自然數，傳感器區的數量也可以為大于等于1的任一自然數，則相應形成的氣體傳感器的數量與傳感器區的數量相同。

本實施例中，后續以在MOS器件區I內形成PMOS晶體管作為示例。

參考圖2，在所述MOS器件區I和傳感器區II的襯底100表面形成氧化層101；在所述氧化層101表面形成多晶硅層102。

位于MOS器件區I的氧化層101后續還用于形成NMOS晶體管中的柵介質層。所述氧化層101的材料為氧化硅；采用化學氣相沉積、物理氣相沉積或原子層沉積工藝形成所述氧化層101。

位于MOS器件區I的多晶硅層102后續用于形成PMOS晶體管中的多晶硅柵；位于傳感器區II的多晶硅層102后續用于形成氣體傳感器的多晶硅加熱層。所述多晶硅層102的材料為多晶硅或摻雜的多晶硅，例如，摻雜P或B的多晶硅；采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述多晶硅層102。

本實施例中，所述氧化層101的材料為氧化硅，采用化學氣相沉積工藝形成所述氧化層101；所述多晶硅層102的材料為多晶硅，采用化學氣相沉積工藝形成所述多晶硅層102。

參考圖3，圖形化所述MOS器件區I的多晶硅層102(參考圖2)以及氧化層101(參考圖2)，形成位于MOS器件區I部分襯底100表面的第一氧化層111、以及位于第一氧化層111表面的多晶硅柵112；圖形化所述傳感器區II的多晶硅層102以及氧化層101，形成位于傳感器區II部分襯底100表面的第二氧化層121、以及位于第二氧化層121表面的多晶硅加熱層122。

本實施例中，在同一道工藝中，進行所述圖形化MOS器件區I和傳感器區II的多晶硅層102和氧化層101。

具體的，圖形化MOS器件區I和傳感器區II的多晶硅層102和氧化層101的工藝步驟包括：在所述多晶硅層102表面形成圖形層，所述圖形層的材料可以為光刻膠或者硬掩膜材料，所述圖形層覆蓋的區域對應于后續待形成多晶硅柵112以及多晶硅加熱層122的區域；然后，以所述圖形層為掩膜，刻蝕去除所述多晶硅層102以及氧化層101，直至暴露出襯底100表面；接著，去除所述圖形層。

本實施例中，在所述MOS器件區I部分襯底100表面形成多晶硅柵112，且所述多晶硅柵112與襯底100之間形成有第一氧化層111；在形成所述多晶硅柵112的同時，在所述傳感器區II部分襯底100表面形成多晶硅加熱層122，且所述多晶硅加熱層122與襯底100之間形成有第二氧化層121。

所述第一氧化層111和多晶硅柵112構成MOS器件的柵極結構。所述多晶硅加熱層122作為氣體傳感器的加熱電阻，后續電流流經多晶硅加熱層122時多晶硅加熱層122內產生焦耳熱量，從而對后續形成的氣敏層進行加熱，提高氣敏層感應氣體的靈敏度、縮短氣體傳感器的響應時間。

在平行于襯底100表面的方向上，所述多晶硅加熱層112的剖面形狀為方形、方波形、鋸齒波形、環形或者螺旋形，其中，螺旋形可以為方形螺旋。

本實施例中，所述多晶硅加熱層122的形狀為方形，多晶硅加熱層122的厚度為2納米至300納米。

在形成MOS器件的柵極結構之后，還包括步驟：對柵極結構兩側的襯底100進行摻雜，相應形成MOS器件的源區和漏區。

參考圖4，在所述MOS器件區I以及傳感器區II襯底100表面形成第一介質層103，且所述第一介質層103覆蓋于多晶硅柵112表面以及多晶硅加熱層122表面。

所述第一介質層103不僅覆蓋于多晶硅柵112側壁表面、多晶硅加熱層122側壁表面，還覆蓋于多晶硅柵112頂部表面、多晶硅加熱層122頂部表面。所述第一介質層103的材料為絕緣材料，第一介質層103的材料可以為氧化硅、氮化硅或氮氧化硅。

本實施例中，采用化學氣相沉積工藝形成所述第一介質層103，第一介質層103的材料為氧化硅。

后續會在MOS器件區I以及傳感器區II襯底100上形成介質層，然后在介質層內形成MOS器件互連結構以及傳感器互連結構，所述MOS器件互連結構位于MOS器件區I上方，且所述MOS器件互連結構與多晶硅柵112電連接；所述傳感器互連結構位于傳感器區II上方，且所述傳感器互連結構與多晶硅加熱層122電連接，其中，所述MOS器件互連結構至少包括2層金屬互連層，所述傳感器互連結構至少包括2層金屬互連層。

本實施例后續以MOS器件互連結構包括4層金屬互連層，傳感器互連結構包括4層互連結構作為示例。

參考圖5，在所述第一介質層103內形成若干第一導電插塞301，一部分第一導電插塞301的位于MOS器件區I上方，另一部分第一導電插塞301位于傳感器區II上方。

本實施例中，所述第一導電插塞301頂部與第一介質層103頂部齊平；MOS器件區I上方的第一導電插塞301與MOS器件中的晶體管電連接，例如與晶體管的源極、漏極或多晶硅柵112電連接，MOS器件區I上方的第一導電插塞301還與MOS器件區I后續形成的第一金屬互連層電連接。

傳感器區II上方的第一導電插塞301與多晶硅加熱層122電連接，通過第一導電插塞301向多晶硅加熱層122提供電流，以使多晶硅加熱層122內產生焦耳熱量，傳感器區II上方的第一導電插塞301還與傳感器區II后續形成的第一金屬互連層電連接。

形成所述第一導電插塞301的工藝步驟包括：在所述第一介質層103表面形成圖形層；以所述圖形層為掩膜刻蝕所述第一介質層103，在所述第一介質層103內形成多個第一導電通孔，位于MOS器件區I的第一導電通孔底部暴露出晶體管的源極、漏極和多晶硅柵112表面，位于傳感器區II的第一導電通孔底部暴露出多晶硅加熱層122表面；形成填充滿所述第一導電通孔的第一導電插塞301，且所述第導電插塞301頂部與第一介質層103頂部齊平。

所述第一導電插塞301的材料為金屬，例如第一導電插塞301的材料可以為銅、鋁或鎢。

參考圖6，在所述第一介質層103表面形成若干第一金屬互連層401，所述第一金屬互連層401與第一導電插塞301電連接；形成覆蓋于所述第一金屬互連層401表面以及第一介質層103表面的第二介質層104。

本實施例中，一部分第一金屬互連層401位于MOS器件區I上方，且MOS器件區I上方的第一金屬互連層401與多晶硅柵112電連接，具體的通過第一導電插塞301使第一金屬互連層401與多晶硅柵112電連接。另一部分第一金屬互連層位于傳感器區II上方，且位于傳感器區II上方的第一金屬互連層401通過第一導電插塞301與多晶硅加熱層122電連接，且所述與多晶硅加熱層122電連接的第一金屬互連層401相互電絕緣，從而使得后續電流經由一第一金屬互連層401流入多晶硅加熱層122中，然后經由另一第一金屬互連層401流出。

所述第一金屬互連層401的材料為金屬，例如第一金屬互連層401的材料為銅、鋁或鎢。

所述第一金屬互連層401通過沉積、刻蝕工藝制作。具體的，形成所述第一金屬互連層401的工藝步驟包括：在所述第一介質層103表面、以及第一導電插塞301表面沉積第一金屬互連膜；在所述第一金屬互連膜表面形成圖形層；以所述圖形層為掩膜，刻蝕所述第一金屬互連膜，在所述第一介質層103表面形成若干第一金屬互連層401。

本實施例中，所述傳感器區II上方的第一金屬互連層401僅位于傳感器區II的上方。在其他實施例中，傳感器區上方的第一金屬互連層除位于傳感器區上方外，還可以位于部分MOS器件區上方的第一介質層表面。

所述第二介質層104的材料為絕緣材料，可采用化學氣相沉積、物理氣相沉積或原子層沉積工藝形成所述第二介質層104。所述第二介質層104頂部表面高于第一金屬互連層401頂部表面。

接著，在所述第二介質層104內形成第二導電插塞302。

一部分所述第二導電插塞302的位于MOS器件區I上方，所述第二導電插塞302與MOS器件區I上方的第一金屬互連層401電連接；另一部分所述第二導電插塞302位于傳感器區II上方，所述第二導電插塞302與傳感器區II上方的第一金屬互連層401電連接。

所述第二導電插塞302的形成方法可參考前述第一導電插塞301的形成方法。

參考圖7，在所述第二介質層104表面形成若干相互電絕緣的第二金屬互連層402，部分所述第二金屬互連層402與第二導電插塞302電連接；形成覆蓋于所述第二金屬互連層402表面以及第二介質層104表面的第三介質層105。

本實施例中，一部分第二金屬互連層402位于MOS器件區I上方，且位于MOS器件區I上方的第二金屬互連層402與多晶硅柵112電連接。另一部分第二金屬互連層402位于傳感器區II上方，且位于傳感器區II上方的部分第二金屬互連層402與多晶硅加熱層122電連接，所述部分第二金屬互連層402與傳感器區II上方的第二導電插塞302電連接，從而實現多晶硅加熱層122與傳感器互連結構中的部分第二金屬互連層402電連接，后續形成的第二頂層金屬互連層會與另一部分第二金屬互連層402電連接。

所述第二金屬互連層402的形成方法可參考前述第一金屬互連層401的形成方法。在其他實施例中，所述第二金屬互連層402和第二導電插塞302也可以采用大馬士革工藝形成。

本實施例中，傳感器區II上方的第二金屬互連層402部分位于傳感器區II上方，傳感器區II上方的第二金屬互連層402還部分位于MOS器件區I的第二介質層104表面，從而使得后續在形成懸空結構時，第二金屬互連層402可以作為懸空結構的支撐臂，使得懸空結構穩定的懸掛在傳感器區II上方。當第二金屬互連層402的數量為4時，可以認為懸空結構具有4根支撐臂。

所述第三介質層105的材料為絕緣材料，本實施例中，第三介質層105的材料為氧化硅。

參考圖8，在所述第三介質層105內形成第三導電插塞303；在所述第三介質層105表面形成若干第三金屬互連層403，所述第三金屬互連層403與第三導電插塞303電連接；形成覆蓋于所述第三金屬互連層403表面以及第三介質層105表面的第四介質層106；在所述第四介質層106內形成第四導電插塞304；在所述MOS器件區I上方的第四介質層106表面形成第一頂層金屬互連層413，在所述傳感器區II上方的第四介質層106表面形成若干相互電絕緣的第二頂層金屬互連層423；在所述第四介質層106表面、第一頂層金屬互連層413表面、以及第二頂層金屬互連層423表面形成頂層介質層107，且所述頂層介質層107頂部與第一頂層金屬互連層413、第二頂層金屬互連層423頂部齊平。

有關第三導電插塞303、第四導電插塞304的形成方法可參考前述第二導電插塞302的形成方法，有關第三金屬互連層403的形成方法可參考前述第二金屬互連層402的形成方法，有關第四介質層106的形成方法可參考前述第三介質層105的形成方法。

一部分第三金屬互連層403位于MOS器件區I上方，且位于MOS器件區I上方的第三金屬互連層403與多晶硅柵112電連接。另一部分第三金屬互連層403位于傳感器區II上方，位于傳感器區II上方的第三金屬互連層403與部分第二金屬互連層402電連接，且傳感器區II上方的第三金屬互連層403與多晶硅加熱層122之間電絕緣。

一部分第三導電插塞303位于MOS器件區I上方，且MOS器件區I上方的第三導電插塞303與MOS器件區I上方的第二金屬互連層402以及第三金屬互連層403電連接。另一部分第三導電插塞303位于傳感器區II上方，且傳感器區II上方的第三導電插塞303與傳感器區II上方的部分第二金屬互連層402以及第三金屬互連層403電連接，其中，部分第二金屬互連層402指的是，未與多晶硅加熱層122電連接的第二金屬互連層402。

一部分第四導電插塞304位于MOS器件區I上方，且MOS器件區I上方的第四導電插塞304與MOS器件區I上方的第三金屬互連層403以及第一頂層金屬互連層413電連接。另一部分第四導電插塞304位于傳感器區II上方，且傳感器區II上方的第四導電插塞304與傳感器區II上方的第三金屬互連層403以及第二頂層金屬互連層423電連接。

在其他實施例中，所述第三導電插塞303和第三金屬互連層403的形成工藝還可以為大馬士革工藝。

本實施例中，傳感器區II上方的第三金屬互連層403僅位于傳感器區II的上方。在其他實施例中，傳感器區II上方的第三金屬互連層403還可以位于MOS器件區I上方。所述第一頂層金屬互連層413與第二頂層金屬互連層423利用同一道工藝形成。具體的，形成所述第一頂層金屬互連層413和第二頂層金屬互連層423的工藝步驟包括：在第四介質層106表面形成頂層金屬互連膜；在所述頂層金屬互連膜表面形成圖形層；以所述圖形層為掩膜刻蝕所述頂層金屬互連膜，在MOS器件區I形成第一頂層金屬互連層413，在傳感器區II形成第二頂層金屬互連層423。

在其他實施例中，第一頂層金屬互連層413、第二頂層金屬互連層423、第四導電插塞304可采用大馬士革工藝形成。

本實施例中，傳感器互連結構中的部分第二金屬互連層402與多晶硅加熱層122電連接，傳感器互連結構中的另一部分第二金屬互連層402與第二頂層金屬互連層423電連接。本實施例以第二頂層金屬互連層423的數量為4作為示例，由于圖8為剖面結構示意圖，因此圖8中僅示出了2個第二頂層金屬互連層423。接著，形成覆蓋于所述頂層介質層107表面、第一頂層金屬互連層413表面、第二頂層金屬互連層423表面的鈍化層108。

所述鈍化層108用于保護第一頂層金屬互連層413、第二頂層金屬互連層423，避免第一頂層金屬互連層413、第二頂層金屬互連層423被氧化或受到損傷。

本實施例中，在MOS器件區I以及傳感器區II襯底100上形成介質層，所述介質層包括：第一介質層103、位于第一介質層103表面的第二介質層104、位于第二介質層104表面的第三介質層105、位于第三介質層105表面的第四介質層106、以及位于第四介質層106表面的頂層介質層107。

本實施例中，MOS器件互連結構位于MOS器件區上方，且MOS器件互連結構與多晶硅柵112電連接，MOS器件互連結構包括4層金屬互連層。具體的，MOS器件互連結構包括：位于MOS器件區I上方第一介質層103表面的第一金屬互連層401、位于第二介質層104表面的第二金屬互連層402、位于第三介質層105表面的第三金屬互連層403、位于第四介質層106表面的第一頂層金屬互連層413；MOS器件互連結構還包括：位于MOS器件區I上方第一介質層103中的第一導電插塞301、位于第二介質層104中的第二導電插塞302、位于第三介質層105中的第三導電插塞303、以及位于第四介質層106中的第四導電插塞304。

在其他實施例中，MOS器件互連結構可以包括2層、3層、5層或6層任一數量層金屬互連層。

本實施例中，傳感器互連結構位于傳感器區II上方，且部分所述傳感器互連結構與多晶硅加熱層122電連接，傳感器互連結構包括4層金屬互連層。具體的，傳感器互連結構包括：位于傳感器區II上方第一介質層103表面的第一金屬互連層401、位于第二介質層104表面的第二金屬互連層402、位于第三介質層105表面的第三金屬互連層403、位于第四介質層106表面的第二頂層金屬互連層423；傳感器互連結構還包括：位于傳感器區II上方第一介質層103中的第一導電插塞301、位于第二介質層104中的第二導電插塞302、位于第三介質層105中的第三導電插塞303、以及位于第四介質層106中的第四導電插塞304。

在其他實施例中，傳感器互連結構可以包括2層、3層、5層或6層任一數量層金屬互連層，且傳感器互連結構的金屬互連層的層數與MOS器件互連結構的金屬互連層的層數相等。

本實施例中，傳感器互連結構中至少有1層金屬互連層還位于MOS器件區I上方，從而使得后續在形成懸空結構之后，傳感器互連結構中的所述金屬互連層能夠作為懸空結構的支撐臂，從而起到支撐懸空結構的作用，防止懸空結構掉落。例如，位于傳感器區II上方的第一金屬互連層401、第二金屬互連層402、第三金屬互連層403或者第二頂層金屬互連層423中的一層或多層金屬互連層位于MOS器件區I上方。

本實施例中，考慮到懸空結構的平衡問題，使得懸空結構更穩定的支撐在傳感器區II的襯底100上方，傳感器互連結構中的第二金屬互連層402還位于MOS器件區I上方，即傳感器互連結構中的第二金屬互連層402部分覆蓋于MOS器件區I的第二介質層104表面。

參考圖9，在所述鈍化層108表面形成第一光刻膠層109，所述第一光刻膠層109暴露出第二頂層金屬互連層423正上方的鈍化層108表面。

所述第一光刻膠層109為后續刻蝕去除位于第二頂層金屬互連層423表面的鈍化層108的掩膜，使得位于第二頂層金屬互連層423表面的鈍化層108被刻蝕去除，從而使第二頂層金屬互連層423表面被暴露出來，以便在第二頂層金屬互連層423表面形成氣敏層。

在一個具體實施例中，形成所述第一光刻膠層109的工藝步驟包括：在所述鈍化層108表面形成初始光刻膠層；對所述初始光刻膠層進行曝光工藝以及顯影工藝，形成所述第一光刻膠層109。

參考圖10，以所述第一光刻膠層109為掩膜，刻蝕去除位第二頂層金屬互連層423正上方的鈍化層108，使第二頂層金屬互連層423表面被暴露出來。

可以采用反應離子刻蝕工藝或等離子體刻蝕工藝等干法刻蝕工藝，刻蝕去除位于第二頂層金屬互連層423正上方的鈍化層108。

參考圖11，在所述第二頂層金屬互連層423表面形成氣敏層110。

氣敏層110用于吸附環境中的氣體，在氣體傳感器處于工作狀態時，氣敏層110吸附氣體后電阻發生變化，氣體濃度不同時相應的氣敏層110電阻值不同，通過檢測氣敏層110的電阻值的大小能夠獲知環境中氣體的濃度。

所述氣敏層110的材料可以為SnO₂、ZnO₂、Ga₂O₃、TiO₂或Nb₂O₅。根據所需待檢測的氣體的類型不同，選擇不同的氣敏材料作為氣敏層110的材料。

為了提高氣敏層110對氣體的選擇性和靈敏度，縮短氣體傳感器的反應時間，還可以向氣敏層110中添加催化劑材料，催化劑材料難以改變氣敏層110吸附氣體的反應自由能，但是能夠降低氣敏層110吸附氣體的活化能，從而加速氣體吸附化學反應發生的速率。所述催化劑材料為Ag、Pt或Pd等貴金屬或者過渡金屬。

本實施例中，所述氣敏層110的材料為添加有Pt的SnO₂。采用溶膠凝膠法或濺射法形成所述氣敏層110。

本實施例中，采用磁控濺射法形成所述氣敏層110，具體的，首先采用磁控濺射法形成材料為SnO₂的氣敏層110，磁控濺射法的工藝參數為：提供Sn靶材，濺射氣體為Ar和O₂，其中，Ar和O₂的氣體流量比值為2:1至5:1，濺射腔室壓強為1Pa至5Pa，提供的工作電壓為500V至1000V，提供的射頻源功率為100瓦至200瓦，襯底100的溫度為20攝氏度至50攝氏度。

氣敏層110的比表面積越大，相應氣敏層110感應氣體的靈敏度越高。而采用磁控濺射法形成材料為SnO₂的氣敏層110時，氣敏層110具有較大的比表面積。當濺射腔室壓強為3Pa至4Pa，提供的工作電壓為620V至710V，提供的射頻源功率為140瓦至160瓦時，采用磁控濺射形成氣敏層110過程中提供了具有很高的能量，使得Sn原子和O原子具有足夠的能量，從而使得Sn原子和O原子在第二頂層金屬互連層423表面進行充分的遷移運動，從而使得氣敏層110表面分布均勻，使氣敏層110中的SnO₂顆粒均勻成核，從而使得形成的氣敏層110具有更大的比表面積。

并且，在磁控濺射過程中，若濺射腔室內氧分壓過大，則會使形成的氣敏層110氧化過于充分，氣敏層110中的氧空位過少；若濺射腔室內氧分壓過小，則形成的氣敏層110材料的氧化程度低。氧化過于充分或者氧化程度低均會導致氣敏層110對氣體的靈敏度低，為此，在一個實施例中，Ar和O₂的氣體流量比值為3:1至4:1，從而使形成的氣敏層110被氧化的程度適中，氣敏層110對氣體的靈敏度較大。

接著，采用磁控濺射法在材料為SnO₂的氣敏層110表面形成Pt膜；然后，采用灰化工藝去除所述第一光刻膠層109。

最后，對表面形成有Pt膜的氣敏層110進行退火處理，所述退火處理一方面能夠使Pt擴散進入氣敏層110內，另一方面還可以進一步提高形成的氣敏層110的質量。

所述退火處理的退火溫度為200攝氏度至300攝氏度，例如退火溫度可以為240攝氏度、260攝氏度或280攝氏度。

參考圖12，在所述鈍化層108表面以及氣敏層110表面形成第二光刻膠層111，所述第二光刻膠層111具有位于傳感器區II上方的環形開口112，所述環形開口112暴露出氣敏層110周圍的鈍化層108表面。

由于退火處理的退火溫度為200攝氏度至300攝氏度，在所述退火溫度下進行的退火處理對MOS器件區I無不良影響。

所述第二光刻膠層111為后續刻蝕鈍化層108、介質層以及部分厚度的襯底100的掩膜，為形成懸空結構做準備。

所述環形開口112的尺寸與后續形成的隔熱區域大小有關，若環形開口112的尺寸過大，則后續形成的隔熱區域所占的體積較大，造成形成CMOS氣體傳感器所需的芯片面積大；若環形開口112的尺寸過小，則后續形成的隔熱區域所占的體積小，導致多晶硅加熱層122產生的熱量容易傳遞至不期望區域，CMOS氣體傳感器的響應時間延遲。

并且，若環形開口112的尺寸過小，則相應后續形成的溝槽的尺寸也較小，當采用各向同性刻蝕工藝刻蝕溝槽暴露出的襯底100側壁表面時，刻蝕氣體到達所述襯底100側壁表面的難度增加。

為此，本實施例中，在平行于襯底100表面方向上，所述環形開口112的尺寸為3微米至5微米。

參考圖13，以所述第二光刻膠層111為掩膜，沿所述環形開口112(參考圖12)暴露出的鈍化層108進行刻蝕，直至刻蝕去除部分厚度的襯底100。

具體的，采用干法刻蝕工藝，依次刻蝕位于所述氣敏層110周圍的鈍化層108、介質層以及部分厚度的襯底100，在傳感器區II形成環繞所述氣敏層110的溝槽113。

所述干法刻蝕工藝對金屬互連層的刻蝕速率很小，而對介質層的刻蝕速率較大。由于傳感器區II的第二金屬互連層402橫跨MOS器件區I和傳感器區II，干法刻蝕工藝對傳感器區II的第二金屬互連層402的刻蝕速率很小，使得干法刻蝕工藝不會對第二金屬互連層402下方的第二介質層104、第三介質層103、以及多晶硅加熱層122造成刻蝕，且后續的各向同性刻蝕工藝僅對襯底100進行刻蝕，因此實際上懸空結構的支撐臂為：至少由第二金屬互連層402、第二介質層104、第一介質層103組成的疊層結構，懸空結構的支撐臂還可以包括多晶硅加熱層122。

所述采用干法刻蝕工藝刻蝕去除的襯底100的厚度與后續形成的隔熱區域的尺寸有關，若襯底100被刻蝕去除的厚度過小，則相應后續形成的隔熱區域的尺寸過小，后續形成的懸空結構與襯底100之間的距離過小，所述多晶硅加熱層122中的熱量不易釋放；若襯底100被刻蝕去除的厚度過大，則相應剩余的襯底100的厚度很小，容易造成多晶硅加熱層122受到應力作用過強，導致多晶硅加熱層122發生嚴重形變。并且，若襯底100被刻蝕去除的厚度過大，則相應后續在進行各向同性刻蝕工藝時傳感器區II的襯底100會被刻穿。

綜合上述因素考慮，襯底100被刻蝕去除的厚度為襯底100初始厚度的1/30至1/3，例如，襯底100被刻蝕去除的厚度可以為襯底100初始厚度的1/10或1/5。

本實施例中，所述采用干法刻蝕工藝刻蝕去除的襯底100厚度為5微米至10微米，例如可以為6微米或8微米；也可以認為，在垂直于襯底100表面方向上，所述溝槽113暴露出的襯底100側壁尺寸為5微米至10微米。

本實施例中，介質層的厚度為8微米至12微米，所述介質層為：第一介質層103、位于第一介質層103表面的第二介質層104、位于第二介質層104表面的第三介質層105、位于第三介質層105表面的第四介質層106、以及位于第四介質層106表面的頂層介質層107；在平行于襯底100表面方向上，所述溝槽113的尺寸為3微米至5微米。

本實施例中，所述溝槽113的側壁表面垂直于襯底100表面；在其他實施例中，在垂直于襯底100表面方向上，所述溝槽113的剖面形狀還可以為倒梯形，使得溝槽113頂部尺寸大于溝槽113底部尺寸，從而使得后續的各向同性刻蝕工藝的刻蝕氣體更容易進入溝槽113的底部，從而對溝槽113暴露出的襯底100側壁表面進行刻蝕。

參考圖14，采用各向同性刻蝕工藝，沿所述溝槽113暴露出的襯底100側壁表面進行刻蝕，在傳感器區II上方形成懸空結構，所述懸空結構與襯底100之間具有隔熱區域114。

所述懸空結構包括：多晶硅加熱層122、部分介質層、傳感器互連結構以及氣敏層110。

具體到本實施例中，所述懸空結構包括：第二氧化層121、位于第二氧化層121表面的多晶硅加熱層122、位于多晶硅加熱層122表面的第一介質層103、位于第一介質層103內的第一導電插塞301、位于第一導電插塞301表面以及部分第一介質層103表面的第一金屬互連層401、位于第一金屬互連層401表面以及第一介質層103表面的第二介質層104、位于第二介質層104內的第二導電插塞302、位于第二導電插塞302表面以及部分第二介質層104表面的第二金屬互連層402、位于第二金屬互連層402表面以及第二介質層104表面的第三介質層105、位于第三介質層105表面的第三導電插塞303、位于第三導電插塞303表面以及部分第三介質層105表面的第四介質層106、位于第四介質層106內的第四導電插塞304、位于第四導電插塞304表面以及部分第四介質層106表面的第二頂層金屬互連層423、位于第二頂層金屬互連層423側壁表面以及第四介質層106表面的頂層介質層107、以及位于頂層介質層107表面的鈍化層108。

懸空結構中的第一金屬互連層401部分或全部側壁表面被介質層所覆蓋，懸空結構中的第二金屬互連層402部分或全部側壁表面被介質層所覆蓋，懸空結構中的第三金屬互連層403部分或全部側壁表面被介質層覆蓋，從而降低第一金屬互連層401、第二金屬互連層402以及第三金屬互連層403被氧化或腐蝕的概率。在其他實施例中，懸空結構中的第二頂層金屬互連層423側壁表面也可以被介質層覆蓋。

本實施例中，采用XeF₂進行所述各向同性刻蝕工藝，由于XeF₂為干法刻蝕，且XeF₂刻蝕工藝為化學性刻蝕，可以避免離子轟擊所帶來的離子損傷和電荷積累的問題。并且，XeF₂僅對襯底100進行刻蝕，而對介質層、金屬互連層的刻蝕速率非常小甚至可以忽略不計，因此所述各向同性刻蝕工藝對MOS器件區I無不良影響，因此本實施例中形成懸空結構的工藝與標準CMOS工藝完全兼容。

在平行于襯底100表面方向上，所述隔熱區域114的尺寸為10微米至50微米，例如為15微米、20微米、25微米或35微米。

在一個具體實施例中，采用XeF₂進行各向同性刻蝕工藝的工藝參數為：循環進行向刻蝕腔室內通入XeF₂和抽取XeF₂的動作，刻蝕腔室內XeF₂壓強為100Pa至180Pa，且向刻蝕腔室內通入XeF₂后維持10秒至50秒，循環次數為5至15次。

例如，刻蝕腔室內XeF₂壓強可以為120Pa、140Pa或150Pa，向刻蝕腔室內通入XeF₂后維持15秒、20秒或30秒。

由于XeF₂為各向同性刻蝕工藝，因此在刻蝕形成懸空結構的過程中，所述各向同性刻蝕工藝既會刻蝕多晶硅加熱層122正下方的襯底100，還會刻蝕位于器件區I的襯底100。

本實施例中，傳感器互連結構中的第二金屬互連層402為懸空結構的支撐臂，由于所述第二金屬互連層402下方的第二介質層104、第一介質層103均不會被刻蝕，因此支撐臂實際上為第二金屬互連層402、第二介質層104以及第一介質層103的疊層結構，所述疊層結構還可以包括第一金屬互連層401或多晶硅加熱層122。在其他實施例中，傳感器互連結構中的第一金屬互連層402、第三金屬互連層403或者第二頂層金屬互連層423中的一層或多層均可以作為懸空結構的支撐臂。

參考圖15，去除所述第二光刻膠層111(參考圖14)。

采用灰化工藝，去除所述第二光刻膠層111。

后續還包括進行封裝工藝。

相應的，請參考圖15，本發明還提供一種CMOS氣體傳感器，包括：

襯底100，所述襯底100包括MOS器件區I以及傳感器區II；

位于所述MOS器件區I部分襯底表面的多晶硅柵112；

位于所述傳感器區II部分襯底100表面的多晶硅加熱層122；

位于所述MOS器件區I以及傳感器區II襯底100上的介質層，且所述介質層覆蓋于多晶硅柵112表面以及多晶硅加熱層122表面；

位于所述介質層內的MOS器件互連結構以及傳感器互連結構；

其中，所述MOS器件互連結構位于MOS器件區I上方，所述MOS器件互連結構與多晶硅柵112電連接，所述MOS器件互連結構至少包括2層金屬互連層，且所述MOS器件區I的金屬互連層中包括第一頂層金屬互連層413，所述第一頂層金屬互連層413頂部與介質層頂部齊平；

所述傳感器互連結構位于傳感器區II上方，所述傳感器互連結構與多晶硅加熱層122電連接，所述傳感器互連結構至少包括2層金屬互連層，傳感器區的金屬互連層中包括第二頂層金屬互連層423，且所述傳感器互連結構中至少有1層金屬互連層還位于MOS器件區I上方，所述第二頂層金屬互連層423頂部與介質層頂部齊平；

位于所述介質層表面以及第一頂層金屬互連層413表面的鈍化層；

位于所述第二頂層金屬互連層423表面的氣敏層110；

環繞所述氣敏層110且位于傳感器區II上方的溝槽113，所述溝槽113貫穿傳感器區II上方的鈍化層108以及介質層，且所述溝槽113暴露出傳感器區II的部分襯底100表面；

被所述溝槽113環繞的懸空結構，所述懸空結構與傳感器區II的襯底100之間具有隔熱區域114，且所述懸空結構底部與介質層底部齊平。

本實施例中，所述介質層包括：位于MOS器件區I和傳感器區II的襯底100表面的第一介質層103、位于第一介質層103表面的第二介質層104、位于第二介質層104表面的第三介質層105、位于第三介質層105表面的第四介質層106、以及位于第四介質層106表面的頂層介質層107。

所述MOS器件互連結構包括4層金屬互連層，所述MOS器件互連結構包括：位于MOS器件區I第一介質層103表面的第一金屬互連層401、位于MOS器件區I第二介質層104表面的第二金屬互連層402、位于MOS器件區I第三介質層105表面的第三金屬互連層403、位于MOS器件區I第四介質層106表面的第一頂層金屬互連層413。

所述MOS器件互連結構還包括：位于第一介質層103內的第一導電插塞301，所述第一導電插塞301與多晶硅柵112以及第一金屬互連層401電連接；位于第二介質層104內的第二導電插塞302，所述第二導電插塞302與第一金屬互連層401以及第二金屬互連層402電連接；位于第三介質層105內的第三導電插塞303，所述第三導電插塞303與第二金屬互連層402以及第三金屬互連層403電連接，且第三金屬互連層403與多晶硅加熱層122之間電絕緣；位于第四介質層106內的第四導電插塞304，所述第四導電插塞304與第三金屬互連層403以及第一頂層金屬互連層413電連接。

所述傳感器互連結構包括4層金屬互連層，所述傳感器互連結構包括：位于傳感器區II第一介質層103表面的第一金屬互連層401、位于傳感器區II第二介質層104表面的第二金屬互連層402、位于傳感器區II第三介質層105表面的第三金屬互連層403、位于傳感器區II第四介質層106表面的若干相互絕緣的第二頂層金屬互連層423。

本實施例中，傳感器互連結構中的第二金屬互連層402還位于MOS器件區I的第二介質層104表面，使得第二金屬互連層402作為懸空結構的支撐臂，防止懸空結構掉落；實際上，支撐臂為第二金屬互連層402、第二介質層104、第一金屬互連層401、第一介質層103的疊層結構，支撐臂還可以包括多晶硅加熱層122。所述傳感器互連結構中具有若干相互電絕緣的第二金屬互連層402，所述傳感器互連結構中的第二金屬互連層402還位于MOS器件區I的第二介質層104表面，其中，傳感器互連結構中的部分第二金屬互連層402與多晶硅加熱層122電連接，傳感器互連結構中的另一部分第二金屬互連層402與第二頂層金屬互連層423電連接。

所述傳感器互連結構還包括：位于第一介質層103內的第一導電插塞301，所述第一導電插塞301與多晶硅加熱層122以及第一金屬互連層401電連接，且與所述多晶硅加熱層122電連接的第一金屬互連層401相互電絕緣；位于第二介質層104內的第二導電插塞302，所述第二導電插塞302與第一金屬互連層401以及部分第二金屬互連層402電連接；位于第三介質層105內的第三導電插塞303，所述第三導電插塞303與部分第二金屬互連層402以及第三金屬互連層403電連接；位于第四介質層106內的第四導電插塞304，所述第四導電插塞304與第三金屬互連層403以及第二頂層金屬互連層423電連接。在其他實施例中，MOS器件互連結構也可以包括2層、3層、5層或6層金屬互連層，相應的，傳感器互連結構的金屬互連層的層數與MOS器件互連結構的層數相同。

由于與多晶硅加熱層122電連接的第一金屬互連層401相互電絕緣，從而使得電流經由一第一金屬互連層401流入多晶硅加熱層122后，經由另一第一金屬互連層401流出，從而使得電流從多晶硅加熱層122中流過，進而使多晶硅加熱層122中產生焦耳電流。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。