具有調制的納米線數目的半導體器件的制作方法

本申請是申請日為2011年12月23日、發明名稱為“具有調制的納米線數目的半導體器件”的專利申請201180076435.9的分案申請。

本發明的實施例涉及納米線半導體器件的領域，具體而言，涉及具有調制的納米線數目的半導體器件以及形成這種器件的方法的領域。

背景技術：

在過去幾十年間，集成電路中特征的縮放已經成為持續增長的半導體工業背后的驅動力。縮放到越來越小的特征能夠在半導體芯片有限的面積上增大功能單元的密度。例如，縮小晶體管的尺寸允許在芯片上納入更大數量的存儲器件，給產品的制造帶來更大能力。不過，對容量越來越大的驅動并非沒有問題。優化每個器件的性能的必要性變得越來越重要。

在微電子器件尺度比例尺跨過15納米(nm)的節點時，維持遷移率改進和短溝道控制為器件制造帶來了挑戰。用于制造器件的納米線提供了改進的短溝道控制。例如，硅鍺(sixge1-x)納米線溝道結構(其中x<0.5)在相當大的eg下提供了遷移率增大，這適用于很多利用更高電壓工作的常規產品。此外，硅鍺(sixge1-x)納米線溝道(其中x>0.5)在更低的eg下提供了增強的遷移率(例如，適于移動/手持式領域中的低壓產品)。

很多不同的技術已經在嘗試制造基于納米線的器件并設定其尺寸。不過，在這種半導體器件的z調制領域中仍然需要顯著的改進。

技術實現要素：

本發明的實施例包括具有調制的納米線數目的半導體器件和形成這種器件的方法。

在實施例中，半導體結構包括第一半導體器件，所述第一半導體器件具有設置于襯底上方并且在具有第一最高納米線的第一垂直平面中疊置的多條納米線。第二半導體器件具有設置于襯底上方并且在具有第二最高納米線的第二垂直平面中疊置的一條或多條納米線。第二半導體器件包括比第一半導體器件少一條或多條的納米線。第一和第二最高納米線設置于與第一和第二垂直平面正交的平面中。

在另一實施例中，半導體結構包括第一半導體器件，所述第一半導體器件具有設置于襯底上方并且在具有第一最高納米線的第一垂直平面中疊置的第一多條納米線。第二半導體器件具有設置于襯底上方并且在具有第二最高納米線的第二垂直平面中疊置的第二多條納米線。第二半導體器件包括比第一半導體器件少一條或多條的納米線。第三半導體器件具有設置于襯底上方并且在具有第三最高納米線的第三垂直平面中疊置的一條或多條納米線。第三半導體器件包括比第二半導體器件少一條或多條的納米線。在與第一、第二和第三垂直平面正交的同一平面中設置第一、第二和第三最高納米線。

在另一實施例中，一種制造納米線半導體結構的方法包括在襯底上方形成半導體層的疊置體。所述半導體層的疊置體包括多個有源層。由所述半導體層的疊置體的第一區域形成第一鰭。所述第一鰭包括所述有源層的兩個或更多個構圖部分。由所述半導體層的疊置體的第二區域形成第二鰭。所述第二鰭包括比所述第一鰭少一個或多個有源層的構圖部分。在所述第二鰭下方形成電介質層。分別由第一和第二鰭形成第一和第二半導體器件。

附圖說明

圖1a示出了根據本發明實施例，基于納米線的半導體器件的三維截面圖。

圖1b示出了根據本發明實施例，沿a-a'軸截取的圖1a的基于納米線的半導體器件的截面圖。

圖1b'示出了根據本發明另一實施例，沿a-a'軸截取的圖1a的另一基于納米線的半導體器件的截面圖。

圖2a-2g示出了根據本發明實施例，表示制造納米線半導體結構的方法中各個操作的截面圖。

圖3示出了根據本發明實施例，表示制造納米線半導體結構的方法中操作的截面圖。

圖4示出了根據本發明實施例，表示制造納米線半導體結構的方法中操作的截面圖。

圖5a-5h示出了根據本發明實施例，表示制造納米線半導體結構的方法中各個操作的截面圖。

圖6示出了根據本發明的一種實施方式的計算裝置。

具體實施方式

描述了具有調制納米線數目的半導體器件和形成這種器件的方法。在以下描述中,闡述了很多具體細節,例如具體的納米線集成和材料體系,以便提供對本發明實施例的透徹理解。對于本領域的技術人員顯而易見的是，可以無需這些具體細節來實踐本發明的實施例。在其他情況下，未詳細描述公知的特征，例如集成電路設計的布局，以免不必要地使本發明的實施例模糊不清。此外，要理解，圖中示出的各實施例是例示性表達，未必是按比例描繪的。

本發明的一個或多個實施例實際涉及為由多條納米線制造的器件選擇性去除納米線。這樣的實施例可以實現具有變化的z(例如變化的有源區域面積)的基于納米線的器件制造。在一個這樣的實施例中，在鰭前體構圖操作期間確定要包括在具體器件中的納米線數量，在所述操作中針對給定的z(也稱為zwa或有源區的寬度z)對特定數量的有源層進行構圖。可以制造出在某些器件之內具有不同數量納米線的器件，所有器件都在公共襯底上。

本發明的實施例可以被描述為選擇性去除納米線或在有源區構圖期間預定的制造次數。從任一種方式看來，其中具有第一數目納米線的第一z值的第一器件可以與其中具有第二數目的納米線的第二z值的第二器件在同一襯底上制造。相對于與其他三維器件類比，可以將數量變化的納米線視為z調制或hsi(硅高度)調制。在實施例中，使用間隔體技術來選擇要制造并且作為鰭結構中有效擴散而包括的納米線數量。

在電路設計中，可能關鍵的是實現各個晶體管驅動強度之間相互平衡的能力，以便優化n/p比。這種優化可以實現魯棒的電路功能和/或改善電路性能和功率平衡。在sram存儲單元設計中，vccmin受到正確單元平衡的強烈影響。通常通過選擇晶體管寬度(對于3dfinfet、三柵極或納米線器件而言，zwa)來改變晶體管的驅動強度。在平面器件中，可以通過在布局期間繪制更短或更長的物理寬度(z)來容易地調制晶體管驅動強度。相反地，對于三柵極或finfet器件，通常通過選擇每個器件的鰭數來改變晶體管z。不過，隨著鰭變得更高，用于這種量化鰭數目的可用z顯然有更大的量增加，導致電路操作未優化的可能。

因此，本文中描述的一個或多個實施例涉及在納米線疊置體鰭側壁附近構建間隔體，以便暴露要轉變成電介質的選定區域。受到間隔體保護的有源區的數量最終對應于為給定器件制造的納米線數量。在實施例中，對于同一襯底上制造的一對器件，納米線數量不同，從而能夠調制兩個器件的有源區，從而調制z。于是，有效地選擇性去除(或僅僅在開始就不制造)了納米線，使其不再導電，從而獨立于同一晶片上的另一個鰭調制了一個鰭(其最終變成納米線堆)的hsi。在實施例中，這樣的調制允許制造單個sram模板以支持多種不同工藝變體(例如sp、lp、gp)而無需改變現有的板組。

在一實施例中，用于實現納米線數目調制的方法涉及從下到上在擴散鰭區域中切入，與本來在替換柵極工藝流程中從頂部切割擴散鰭的方法相比，這樣能夠實現寄生電容的減小。在一個實施例中，利用鰭下氧化(ufo)工藝進行子鰭與體硅起始材料的隔離。利用調制的高度形成間隔體允許使用這種方式提供變化的納米線數量，這與在產品管芯上獲得恒定鰭高度相反，從而與相等數量的納米線相反。在具體的這種實施例中，在鰭蝕刻區域進行有源納米線數量的調制，在源極區和漏極區域下方以及在溝道下方進行去除。下面與圖2a-2g、3、4和5a-5h相關聯地描述關于具體方法的更多細節。

因此，在一方面中，通過本文描述的方法提供了公共襯底上具有納米線數目調制的器件。在一個范例中，圖1a示出了根據本發明實施例，基于納米線的半導體器件100和100'的三維截面圖。圖1b示出了沿a-a'軸截取的，圖1a的基于納米線的半導體器件100的截面圖。圖1b'示出了沿a-a'軸截取的，圖1a的基于納米線的半導體器件100'的截面圖。

參考圖1a，半導體器件100或100'包括設置于襯底102上方的一條或多條垂直疊置的納米線(104組)。這里的實施例涉及多線器件和單線器件。作為范例，示出了具有納米線104a、104b和104c的基于三條納米線的器件100。在另一個范例中，示出了具有納米線104b和104c的基于二條納米線的器件100'(亦即，從器件100'排除納米線104a，如利用用于104a的不同陰影所示)。為了描述方便起見，將納米線104c用作范例，其中描述僅集中于納米線之一。要理解的是，在描述一條納米線的屬性時，基于多條納米線的實施例可以具有針對每條納米線的同樣屬性。

在實施例中，公共襯底上設置有具有不同納米線數目的器件。例如，半導體器件100和100'可以包括在同一襯底上。前一種器件具有的納米線數目為三個，而后一種器件具有的納米線數目為兩個。圖1b和1b'中詳細描繪了器件。要理解的是，這里的實施例可以想到器件間的任何數目，只要對于具有不同“數目”，因此具有不同z的器件，數目相差一條或多條納米線即可。

參考圖1b，包括來自圖1a的兩個器件100和100'的半導體結構包括具有設置于襯底102上方并且在第一垂直面105中疊置的多條納米線(三條：104a，104b，和104c)的第一半導體器件100，最高的納米線為104c。參考圖1b'，第二半導體器件100'具有設置于襯底102上方并且在第二垂直面105'中疊置的一條或多條納米線(兩條：104b'和104c’)，最高的納米線為104c’。第二半導體器件100'包括比第一半導體器件100少一條或多條的納米線，例如兩條納米線，而不是本具體范例中所示的三條。第一和第二最高納米線104c和104c'分別設置于彼此相同的平面中，與第一和第二垂直平面105和105'正交。亦即，納米線104c和104c'在公共襯底102上方等間距分布。

如圖1a、1b和1b'中所示，在實施例中，每條納米線都具有分立的溝道區域106。溝道區106是分立的，因為它完全被柵極電極疊置體108(如下所述)圍繞，沒有任何居間材料，例如下方的襯底材料或上方的溝道制造材料。因此，在具有多條納米線104的實施例中，納米線的溝道區106也是彼此分立的，如圖1b和1b'中所示。在一個這種實施例中，每條納米線還包括一對分立的源極區和漏極區110和112，如圖1a中所示。亦即，源極/漏極區110/112完全被接觸部114圍繞(如下所述)，沒有任何居間的材料，例如下方的襯底材料或上方的溝道制造材料。因此，在具有多條納米線104的這種實施例中，納米線的源極/漏極區110/112也是彼此分立的。不過，在替代的這種實施例(未示出)中，納米線的疊置體包括一對非分立的源極區和漏極區。

襯底102可以由適于制造半導體器件的材料構成。在一個實施例中，襯底102包括由單晶材料構成的下方體襯底，所述材料可以包括，但不限于硅、鍺、硅-鍺或iii-v族化合物半導體材料。在下方體襯底上設置上方絕緣體層，該絕緣體層由可以包括，但不限于二氧化硅、氮化硅或氮氧化硅的材料構成。于是，可以由絕緣體上半導體起始襯底制造結構100或者可以形成它以在制造納米線期間具有這樣的絕緣層，如下文更詳細所述。圖1a，1b和1b'示出了具有下方體晶體部分和上方絕緣部分的襯底102。

或者，直接從體襯底形成結構100，并且使用局部氧化來形成電絕緣部分，代替上述上方絕緣體層。在另一替代實施例中，直接從體襯底形成結構100，使用摻雜在其上形成電隔離有源區，例如納米線。在一個這種實施例中，第一納米線(即與襯底緊鄰)是ω-fet型結構的形式。

在實施例中，可以設定納米線104的尺寸使其作為線或帶，并且可以使其具有抹圓方角或圓角。在實施例中，納米線104由例如，但不限于硅、鍺或其組合的材料構成。在一個這種實施例中，納米線是單晶的。例如，對于硅納米線104而言，單晶納米線可以基于(100)全局取向，例如具有z方向上的<100>平面。在實施例中，從截面的角度看，納米線104尺度處在納米尺度上。例如，在具體實施例中，納米線104的最小尺度小于大約20納米。在實施例中，納米線104由應變材料構成，尤其在溝道區域106中。每個溝道區106的寬度和高度被示為在圖1b和1b'中大致相同，不過，它們未必相同。例如，在另一實施例中(未示出)，納米線104的寬度顯著大于高度。在具體實施例中，寬度大約是高度的2-10倍。這種幾何形狀的納米線可以稱為納米帶。在替換實施例中(也未示出)，納米帶是垂直取向的。亦即，每條納米線104都具有寬度和高度，寬度顯著小于高度。

參考圖1b和1b'，在實施例中，半導體器件100和100'還包括分別設置于襯底102和底部納米線(104a或104b')之間的居間電介質層130或130'。這樣一來，居間電介質層130或130'在襯底102和半導體器件100'之間比在襯底102和半導體器件100之間更厚。在這樣的實施例中，器件的最低納米線的至少一部分不是分立的，或者在源極/漏極區，或者在溝道區，或兩者。居間電介質層130或130'可能是用于提供調制納米線數目結構的制造過程的人工制品。要理解，盡管在部分制造器件存在，但可以在完成半導體器件之前去除任何居間的電介質層130或130'。下文更詳細地描述了這種居間電介質層130或130'的形成。

參考圖1a，1b和1b'，在實施例中，半導體器件100或100'還包括相應的柵極電極疊置體108或108'，其圍繞器件多條納米線的每一條的一部分。在一個這種實施例中，柵極電極疊置體108或108'均包括柵極電介質層和柵極電極層(未示出)。在實施例中，柵極電極疊置體108或108'的柵極電極由金屬柵極構成，柵極電介質層由高k材料構成。例如，在一個實施例中，柵極電介質層由一種材料構成，該材料例如是，但不限于氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化鋯、硅酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合。此外，柵極電介質層的一部分可以包括一層由頂部幾層納米線104形成的天然氧化物。在實施例中，柵極電介質層由頂部高k部分和由半導體材料氧化物構成的下部構成。在一個實施例中，柵極電介質層由氧化鉿的頂部和二氧化硅或氮氧化硅的底部構成。

在一個實施例中，柵極電極由金屬層構成，所述金屬層例如是，但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在具體實施例中，柵極電極由金屬逸出功設置層上方形成的非逸出功設置填充材料構成。

再次參考圖1a，在實施例中，半導體器件100或100'還包括圍繞多條納米線104中的每一條納米線的相應部分的第一接觸部和第二接觸部114。在實施例中，接觸部114是由金屬物質制造的。所述金屬物質可以是純金屬，例如鎳或鈷，或者可以是合金，例如金屬-金屬合金或金屬-半導體合金(例如硅化物材料)。

在實施例中，半導體器件100或100'還包括分別設置于柵極電極疊置體108和第一接觸部和第二接觸部114之間的第一間隔體和第二間隔體116，如圖1a中所示。如上所述，至少在幾個實施例中，將納米線104的溝道區和源極/漏極區做成分立的。不過，并非納米線104的所有區域都需要分立，甚至可以做成不是分立的。例如，納米線104a-104c可以在間隔體116下方的位置處不是分立的。在一個實施例中，納米線104a-104c的疊置體在其間具有居間半導體材料，例如硅納米線之間的硅鍺，或反之亦然，如下文結合圖2a-2g、3、4和5a-5h所述。于是，在實施例中，間隔體之一或兩者下方多個垂直疊置的納米線的一部分不是分立的。在實施例中，間隔體116由絕緣電介質材料構成，例如，但不限于二氧化硅、氮氧化硅或氮化硅。

盡管上文針對單個器件，例如nmos或pmos器件，描述了器件100或100'，但也可以形成cmos架構以包括設置于同一襯底上或上方的基于nmos和pmos納米線的應變溝道器件。不過，可以制造多個這樣的nmos器件，以具有不同的納米線數目。同樣地，可以制造多個這樣的pmos器件，以具有不同的納米線數目。在實施例中，半導體器件100和100'形成于公共襯底上，具有由硅構成的納米線，并且都是nmos器件。在另一實施例中，半導體器件100和100'形成于公共襯底上，具有由硅鍺構成的納米線，并且都是pmos器件。在實施例中，參考圖1b和1b'，第一和第二垂直平面105和105'分別彼此平行。

在實施例中，可以通過在體硅襯底上開始制造，沉積納米線疊置層并且利用間隔體構圖技術通過選擇性掩蔽要蝕刻的區域來對鰭進行構圖，實現納米線數目的調制。將鰭的蝕刻執行到對特定結構進行子鰭隔離(例如，將若干線設置為有源的操作)所需的深度。在一個這種實施例中，實現兩種不同的深度，如結合圖2a-2g所述。在另一實施例中，實現三種不同的深度，如結合圖5a-5h所述。

因此，在另一方面中，提供了制造納米線半導體結構的方法。例如，圖2a-2g、3和4示出了根據本發明實施例，表示制造納米線半導體結構的方法中各個操作的截面圖。

參考圖2a，制造納米線半導體結構的方法包括在襯底202上方形成半導體層的疊置體。半導體層202的疊置體包括多個有源層。在一個這樣的實施例中，有源層是具有居間制造層(相對的206和210或204和208)的有源層對(204和208，或206和210)，如圖2a中所示。在實施例中，襯底202是體晶體襯底，例如體硅襯底，層204直接設置于體晶體襯底上。在另一實施例中，已經存在居間電介質層(被示為圖2a中的任選層)。不過，圖2b-2g的其余部分假設體晶體襯底沒有預先形成的居間電介質層。在一個這種實施例中，襯底202是體晶體硅襯底，在體晶體硅襯底上直接形成有源層的疊置體。在特定的這種實施例中，層204和208由硅鍺構成，而層206和210由硅構成。

參考圖2b，在鰭蝕刻之前，在層204-210的疊置體上方形成第一硬掩模層220和第二硬掩模層222。形成掩蔽層230以覆蓋包括硬掩模層220的區域。在圖2b-2g中，為了方便起見，使用虛線區分公共襯底202的兩個不同區域。這些區域可以彼此接觸，例如，似乎虛線不存在一樣，或者可以彼此分開。

然后對層204-210的疊置體的未被掩蔽層230保護的部分構圖，以具有硬掩模222的圖案并且形成鰭240，如圖2中所示。參考圖2d，利用掩蔽層250覆蓋鰭240和(如果仍然有的話)硬掩模222。此外，去除掩蔽層230，然后對層208和210的未被掩蔽層250覆蓋的部分進行構圖，以具有硬掩模220的圖案并形成鰭242。不過，不在層204和206上進行蝕刻。

參考圖2e，去除掩蔽層250，沿著鰭240的側壁形成第一組電介質間隔體260，同時沿著鰭242的側壁形成第二組電介質間隔體262。要理解的是，在結構直接相鄰的情況下，側壁間隔體可以沿著層204和206的暴露部分的側壁形成。然后氧化層204和206的暴露部分(未被間隔體260或262保護的那些部分)連同襯底202的頂部，以形成居間電介質層270，如圖2f中所示。然后，參考圖2g，去除任何剩余的硬掩模層和側壁間隔體以在居間電介質層270上方提供鰭240和鰭242。圖3示出了鰭240的另一視圖，而圖4示出了鰭242的另一視圖。要指出的是，居間電介質層270在鰭242下方的部分比居間電介質層270在鰭240下方的部分厚上一由圖4中虛線所示的量。

再次參考圖2f，在實施例中，氧化層204和206的暴露部分，連同襯底202的頂部，以通過“鰭下方氧化”(ufo)形成居間電介質層270。在實施例中，如果在對相同或相似材料進行氧化，可能需要使用間隔體，如果使用不相似的材料，甚至可以包括間隔體。在實施例中，可以為ufo使用氧化氣氛或相鄰氧化材料。不過，在另一實施例中，使用氧注入。在一些實施例中，在ufo之前使材料的一部分凹陷，這樣可以減小氧化期間所謂的鳥嘴形成的程度。于是，可以通過首先凹陷，或通過氧注入或其組合，直接進行氧化。

再次參考圖3和4，該方法于是包括由半導體層的疊置體的第一區域形成第一鰭240。第一鰭包括有源層中的兩個或更多的構圖部分。第二鰭242是由半導體層的疊置體的第二區域形成的。第二鰭包括比第一鰭少一個或多個有源層的構圖部分。在第二鰭下方，可能還在第一鰭下方形成電介質層。

然后可以分別由第一和第二鰭240和242形成第一和第二半導體器件。在實施例中，形成第一半導體器件包括形成多條具有分立部分的納米線，形成第二半導體器件包括形成也具有分立部分的一條或多條納米線。可以通過使柵極占位體處在適當位置或使源極區和漏極區向下跨接，或在不同處理階段做出兩種操作，使納米線成為分立的。例如，在實施例中，利用濕法蝕刻有選擇地蝕刻硅層206和210，濕法蝕刻有選擇地去除硅206/210，同時不蝕刻硅鍺納米線結構204和208。可以利用這樣的蝕刻化學物質，例如水性氫氧化物化學物質，包括氫氧化銨和氫氧化鉀，有選擇地蝕刻硅。在另一實施例中，利用濕法蝕刻有選擇地蝕刻硅鍺層204和208，濕法蝕刻有選擇地去除硅鍺，同時不蝕刻硅納米線結構206和210。例如，可以利用這樣的蝕刻化學物質，如羧酸/硝酸/hf化學物質，以及檸檬酸/硝酸/hf，有選擇地蝕刻硅鍺。于是，可以從鰭類型的結構240或242去除硅層以形成硅鍺納米線，或者可以從鰭類型的結構240或242去除硅鍺層以形成硅溝道納米線。

在實施例中，如結合圖2f所述，在第二鰭下方形成電介質層包括氧化第二鰭下方半導體層的疊置體的第二區域中的一個或多個半導體層。在一個這樣的實施例中，在襯底上形成半導體層的疊置體，該方法還包括氧化第一和第二鰭兩者下方的襯底部分。

在實施例中，該方法還包括由半導體層的疊置體的第三區域形成第三鰭，第三鰭包括比第二鰭少一個或多個有源層的構圖部分。那么電介質層在第三鰭下方。然后由第三鰭形成第三半導體器件。例如，圖5a-5h示出了截面圖，表示根據本發明的實施例，制造納米線半導體結構的方法中的各個操作。

參考圖5a，在鰭蝕刻之前，在襯底502上方形成的有源層和居間層504、506、508、510、512和514的疊置體上方形成第二硬掩模層522和第三硬掩模層524。然后形成掩蔽層530以覆蓋包括硬掩模層520和522的區域，如圖5b所示。在圖5a-5h中，為了方便起見，使用虛線區分公共襯底502的三個不同區域。這些區域可以彼此接觸，例如，似乎虛線不存在一樣，或者可以彼此分開。

然后對層508-514的受到掩蔽層530保護的部分進行構圖以具有硬掩模524的圖案并形成鰭540，如圖5b中所示。參考圖5c，利用掩蔽層550覆蓋鰭540和(如果仍然有的話)硬掩模524。此外，從層514和512的中心部分和未被掩蔽層550保護的部分去除掩蔽層530，或者然后對其余部分530進行構圖以具有硬掩模522的圖案并形成鰭542。不過，不在層504、506、508或510上進行蝕刻。

參考圖5d，利用掩蔽層590覆蓋鰭542和(如果仍然有的話)硬掩模522。此外，從層504-514的左側區域和未被掩蔽層590保護的部分去除掩蔽層530/550，或者然后對其余部分550進行構圖以具有硬掩模520的圖案并形成鰭544。

參考圖5e，去除掩蔽層的任何剩余部分，沿鰭540的側壁形成第一組電介質間隔體560，沿鰭542的側壁形成第二組電介質間隔體562，沿鰭544的側壁形成第三組電介質間隔體564。要理解的是，在結構直接相鄰的情況下，側壁間隔體可以沿著層204、206、208和210的暴露部分的側壁形成。然后氧化層504、506、508和510的暴露部分(未被間隔體560、562或564保護的那些部分)，連同襯底502的頂部，以形成居間的電介質層570，如圖5f中所示。

然后可以進行氧化物填充和平坦的凹陷，以提供修改的居間電介質層570'，如圖5g中所示。然后，參考圖5h，去除任何剩余的硬掩模層和側壁間隔體，以提供修改的居間電介質層570'上方的鰭540、542和544。

因此，可以在公共襯底上形成具有不同納米線數目的超過兩個器件，例如均具有不同納米線數目的三個不同器件。例如，在實施例中，可以使用圖5h中所示的結構制造三個不同的納米線器件。在一個這樣的實施例中，半導體結構包括第一半導體器件，第一半導體器件具有設置于襯底上方并且在具有第一最高納米線的第一垂直平面中疊置的第一多條納米線。第二半導體器件具有設置于襯底上方并且在具有第二最高納米線的第二垂直平面中疊置的第二多條納米線。第二半導體器件包括比第一半導體器件少一條或多條的納米線。第三半導體器件具有設置于襯底上方并且在具有第三最高納米線的第三垂直平面中疊置的一條或多條納米線。第三半導體器件包括比第二半導體器件少一條或多條的納米線。在與第一、第二和第三垂直平面正交的同一平面中設置第一、第二和第三最高納米線。

在實施例中，每條納米線具有分立的溝道區。在一個這種實施例中，每條納米線還具有一對分立的源極區和漏極區。在備選實施例中，不過，第一半導體器件的第一多條納米線具有第一對非分立源極區和漏極區，第二半導體器件的第二多條納米線具有第二對非分立的源極區和漏極區，第三半導體器件的一條或多條納米線具有第三對非分立的源極區和漏極區。

在實施例中，該半導體結構還包括設置于襯底和第一、第二和第三半導體器件之間的居間電介質層。居間電介質層在襯底和第三半導體器件之間比在襯底和第一和第二半導體器件之間更厚。居間電介質層在襯底和第二半導體器件之間也比在襯底和第一半導體器件之間更厚。

在實施例中，第一半導體器件還包括圍繞第一多條納米線中的每一條納米線的一部分的第一柵極電極疊置體，第二半導體器件還包括圍繞第二多條納米線中的每一條納米線的一部分的第二柵極電極疊置體，第三半導體器件還包括圍繞一條或多條納米線中的每一條納米線的一部分的第三柵極電極疊置體。在一個這種實施例中，第一、第二和第三柵極電極疊置體均由高k柵極電介質層和金屬柵極電極層構成。

在實施例中，半導體結構的每一條納米線均由硅構成，第一、第二和第三半導體器件是nmos器件。在另一實施例中，半導體結構的每一條納米線均由硅鍺構成，第一、第二和第三半導體器件是pmos器件。在實施例中，第一、第二和第三垂直平面彼此平行。在實施例中，第三半導體器件設置于第一和第二半導體器件之間。

在實施例中，第一半導體器件還包括圍繞第一多條納米線的每一條納米線的相應部分的第一接觸部和第二接觸部，第二半導體器件還包括圍繞第二多條納米線中的每一條納米線的相應部分的第三接觸部和第四接觸部，第三半導體器件還包括圍繞一條或多條納米線中的每一條納米線的相應部分的第五和第六接觸部。在一個這樣的實施例中，第一半導體器件還包括分別設置于第一柵極電極疊置體和第一接觸部和第二接觸部之間的第一間隔體和第二間隔體。第二半導體器件還包括分別設置于第二柵極電極疊置體和第三接觸部和第四接觸部之間的第三間隔體和第四間隔體。第三半導體器件還包括分別設置于第三柵極電極疊置體和第五和第六接觸部之間的第五和第六間隔體。

因此，本文中描述的一個或多個實施例涉及通過自下向上的方式調制納米線數目。亦即，每個器件都在與其他器件的頂部納米線相同的平面中具有頂部納米線，盡管如此數目還是可以變化的。這樣一來，在每個器件的底部納米線如何鄰近下方公共襯底方面存在差異。與自上向下的納米線去除方式相反，可以證實，自下向上的方式提供了最好的性能。例如，fem電路對于自下向上方式可能表現出延遲和功率方面的優點(例如，通過相對于整個鰭的延遲或相對于完整鰭的功率減小)。這里描述的實施例可以改善14nm節點產品的性能，并減小待機泄露，例如，對于具有極嚴格待機功率要求的14nm節點芯片上系統(soc)產品而言。這里描述的實施例可以允許更好的單元重新平衡，從而減小vccmin。此外，本發明的一個或多個實施例包括使用鰭下氧化物(ufo)工藝方法來調制有源擴散區域的高度。

圖6示出了根據本發明的一種實施方式的計算裝置600。計算裝置600容納板602。板602可以包括若干部件，包括，但不限于處理器604和至少一個通信芯片606。處理器604物理和電耦合至板602。在一些實施方式中，至少一個通信芯片606也物理和電耦合至板602。在另一實施方式中，通信芯片606是處理器604的部分。

根據其應用，計算裝置600可以包括其他部件，它們可以物理和電耦合至或不耦合至板602。這些其他部件包括，但不限于易失性存儲器(例如dram)、非易失性存儲器(例如rom)、閃速存儲器、圖形處理器、數字信號處理器、密碼處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(gps)裝置、指南針、加速度計、陀螺儀、揚聲器、攝像機、大容量存儲裝置(例如硬盤驅動器、緊致盤(cd)、數字多用盤(dvd)等)。

通信芯片606使得能夠往返于計算裝置600對數據傳輸進行無線通信。可以使用術語“無線”及其派生詞描述可以利用調制的電磁輻射通過非固體介質傳輸數據的電路、裝置、系統、方法、技術、通信信道等。該術語不暗示關聯裝置不包含任何線路，盡管在一些實施例中它們可能不包含。通信芯片606可以實施若干無線標準或協議的任一種，包括，但不限于wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、長期演進(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、藍牙、其衍生物以及被指定為3g、4g、5g及更高的任何其他無線協議。計算裝置600可以包括多個通信芯片606。例如，第一通信芯片606可以專用于更短距離的無線通信，例如wi-fi和藍牙，第二通信芯片606可以專用于更長距離的無線通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do等。

計算裝置600的處理器604包括封裝于處理器604之內的集成電路管芯。在本發明的一些實施方式中，處理器的集成電路管芯包括一個或多個器件，例如根據本發明實施方式而內置的mos-fet晶體管。術語“處理器”可以指處理來自寄存器和/或存儲器的電子數據，以將該電子數據變換成可以存儲于寄存器和/或存儲器中的其他電子數據的任何裝置或裝置的一部分。

通信芯片606還包括封裝于通信芯片606之內的集成電路管芯。根據本發明的另一實施方式，通信芯片的集成電路管芯包括一個或多個器件，例如根據本發明實施方式而內置的mos-fet晶體管。

在另一實施方式中，計算裝置600之內容納的另一部件可以包含集成電路管芯，其包括根據本發明實施方式內置的一個或多個器件，例如mos-fet晶體管。

在各種實施方式中，計算裝置600可以是膝上計算機、上網本、筆記本、超級本、智能電話、平板計算機、個人數字助理(pda)、超級移動pc、移動電話、臺式計算機、服務器、打印機、掃描儀、監視器、機頂盒、娛樂控制單元、數字攝像機、便攜式音樂播放機或數字攝像機。在另一實施方式中，計算裝置600可以是處理數據的任何其他電子裝置。

因此，公開了具有調制的納米線數目的半導體器件和形成這種器件的方法。在實施例中，半導體結構包括第一半導體器件，第一半導體器件具有設置于襯底上方并且在具有第一最高納米線的第一垂直平面中疊置的多條納米線。第二半導體器件具有設置于襯底上方并且在具有第二最高納米線的第二垂直平面中疊置的一條或多條納米線。第二半導體器件包括比第一半導體器件少一條或多條的納米線。第一和第二最高納米線設置于與第一和第二垂直平面正交的平面中。在一個實施例中，第一和第二垂直平面彼此平行。