具有埋入式電路的封裝基材的制作方法

本發明涉及一種封裝基材，特別涉及一種具有埋入式電路的封裝基材，該些埋入式電路具有一個頂表面，該頂表面與介電層的頂表面呈共平面。

背景技術：

如圖1所示，美國專利us9,287,250b2公開了一種用于芯片的封裝基材，核心基材30配置在中間，頂部阻焊層70f配置在封裝基材的頂側上，底部阻焊層70s配置在封裝基材的底側上。第一電路層158fa埋設在介電層150fb中。第二電路層58s埋設在介電層150sa中。請注意埋入式電路158fa的電路158fa厚度和介電層150fb的厚度的關系，介電層150fb的厚度遠大于電路158fa的厚度。類似地，介電層150sa的厚度遠大于電路58s的厚度。

隨著半導體工業中半導體芯片封裝技術的快速發展，半導體芯片的封裝密度的需求越來越高。如圖1所示用于芯片的封裝基材使用了較厚的介電層，例如核心基材30，大量占據了基材的空間高度。如果電路頂表面上方的介電層可以變薄或是消除，則在厚度方向上提高半導體芯片封裝的密度，將是非常有幫助的。

技術實現要素：

針對現有技術的上述不足，根據本發明的實施例，希望提供一種厚度較薄、在厚度方向上提高半導體芯片封裝的密度，適合半導體封裝技術的較高密度封裝要求的封裝基材。

根據實施例，本發明提供的一種具有埋入式電路的封裝基材，包括第一重新分布層；所述第一重新分布層包括第一介電層和埋設在第一介電層中的第一電路，其特征是，所述第一電路具有頂表面，與第一介電層的頂表面共平面。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，所述第一電路具有底表面，與所述第一介電層的底表面共平面。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括第二重新分布層，第二重新分布層配置在所述第一重新分布層的底側；所述第二重新分布層包括第二介電層和埋設在第二介電層中的第二電路；所述第二電路電性耦合到所述第一電路。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括至少一芯片，配置于該第一電路的上側。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括多個焊錫球，配置于該第二電路的底側。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括第三重新分布層，所述第三重新分布層包括第三介電層和埋設在第三介電層中的第三電路；所述第三電路具有頂表面，與第三介電層的頂表面共平面；所述第三電路電性耦合到所述第二電路。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，所述第三電路具有底表面，與第三介電層的底表面共平面。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括至少一芯片，設置于該第三電路的底側。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，所述第二重新分布層具有延伸超出所述第一重新分布層和所述第三重新分布層之一的橫向側的延伸部分；至少一個金屬焊墊，暴露在所述延伸部分的頂側或是底側。

根據一個實施例，本發明前述具有埋入式電路的封裝基材中，還包括封裝膠體，封裝所述第一重新分布層的周邊；所述第二重新分布層設置于所述封裝膠體與所述第一重新分布層的底面；所述封裝膠體的底面接觸于所述第二介電層的頂面。

相對于現有技術，本發明提供的具有埋入式電路的封裝基材，具有埋設在介電層中的電路，并且該電路的厚度等于埋設該電路的介電層的厚度。本發明提供的具有埋入式電路的封裝基材厚度較薄，適合于用于半導體封裝技術的較高密度封裝要求。

附圖說明

圖1是現有技術中用于芯片的封裝基材的結構示意圖。

圖2a～2b是本發明的第一實施例的結構示意圖。

圖3a～6b顯示本發明第一實施例的制造方法。

圖7是本發明的第二實施例的結構示意圖。

圖8a～8b顯示本發明第二個實施例的制造方法。

圖9是本發明第三實施例的結構示意圖。

圖10a～12b顯示本發明第三實施例的制造方法。

其中：11c、13c、21c、31c、61c、63c、71c為電路；111、112、115為芯片；12d、14d、62d為非感光介電層；12v、14v、21v、32v、61v、62v、71v為金屬通路；11d、13d、31d、33d、61d、63d、71d為光敏介電層；13、15p、25p、71p、72p為開口；14v為縱向導通金屬；15、25為介電層；211、212為金屬焊墊；26為焊錫球；28為延伸部；282為金屬焊墊；600為封裝基材單元；68為封裝膠體。

具體實施方式

下面結合附圖和具體實施例，進一步闡述本發明。這些實施例應理解為僅用于說明本發明而不用于限制本發明的保護范圍。在閱讀了本發明記載的內容之后，本領域技術人員可以對本發明作各種改動或修改，這些等效變化和修改同樣落入本發明權利要求所限定的范圍。

圖2a～2b顯示本發明的第一實施例。

如圖2a所示，本發明的第一實施例提供的具有埋入式電路的封裝基材，其包括第一重新分布層rdl1。第一重新分布層rdl1包括埋設在第一介電層11d中的第一電路11c。多個第一縱向導通金屬12v電性耦合相鄰的上下層電路層。第一電路11c的厚度等于第一介電層11d的厚度。多個第一縱向導通金屬12v埋設在第二介電層12d中；多個第一縱向導通金屬12v被配置在第一電路11c的底側上。

第一重新分布層rdl1還包括埋設在第二介電層13d中的第二電路13c。多個縱向導通金屬14v電性耦合相鄰的上下層電路層。第二電路13c的厚度等于介電層13d的厚度。多個縱向導通金屬14v埋設在介電層14d中；多個縱向導通金屬14v被配置在第二電路13c的底側上。

第一電路11c具有頂表面和底表面；頂表面與第一介電層11d的頂表面共平面，并且底表面與第一介電層11d的底表面共平面。

第二重新分布層rdl2配置在第一重新分布層rdl1的底側上；第二重新分布層rdl2包括埋設在介電層21d中的至少一層第二電路21c。多個縱向導通金屬21v電性耦合相鄰的上下層電路層；第二重新分布層rdl2的第二電路21c電性耦合到第一重新分布層rdl1的第一電路11c；并且第二電路21c從第一電路11c的底側向下扇出，使得第二縱向導通金屬21v的密度小于第一縱向導通金屬12v、14v的密度。每個第二電路21c的線寬大于每個第一電路11c的線寬。

至少一個芯片配置在第一電路11c的頂側上，多個焊錫球26配置在第二電路21c的底側上。

圖2b顯示電路埋設狀態的3d視圖。圖2b顯示多個電路11c，每個電路11c具有頂表面與介電層11d的頂表面共平面；每個電路11c具有底表面與介電層11d的底表面共平面。多個縱向導通金屬12v穿過介電層12d，導通上下相鄰層的電路層。

圖3a～6b顯示本發明第一實施例的制造方法。

如圖3a所示，制作第二重新分布層rdl2。所述第二重新分布層rdl2具有埋設在介電層21d中的至少一個電路21c。電路21c具有多個頂部金屬焊墊211和多個底部金屬焊墊212；多個縱向導通金屬21v電性耦合相鄰的上下層電路層。介電層25配置在第二重新分布層rdl2的底側上。

如圖3b所示，在第二重新分布層rdl2的頂側上施加非光敏介電層14d；以及在非光敏介電層14d的頂側上施加光敏介電層13d。

如圖3c所示，圖案化光敏介電層13d以形成多個開口13；底部的非光敏介電層14d用作蝕刻停止層(etchstopper)。

如圖4a所示，對介電層14d進行激光鉆孔(laserdrilling)來形成多個第二開口14；第二開口14暴露對應的下層金屬焊墊211。

如圖4b所示，金屬填充，形成電路13c和多個縱向導通金屬14v。

如圖5a所示，如果需要，可以利用相似的工藝，在電路13c的頂側上再形成一層電路11c和多個縱向導通金屬12v。

如圖5b所示，在電路11c的頂側上施加頂部介電層15。

如圖6a所示，在頂部介電層15的頂側上形成多個頂部開口15p，暴露對應的下層金屬焊墊；以及在底部介電層25的底側上形成多個底部開口25p，暴露對應的上層金屬焊墊。

如圖6b所示，在電路11c的頂側上安裝至少一個芯片111，并且在底部金屬焊墊212的底側上種植多個焊錫球26。

圖7顯示本發明的第二實施例。

如圖7所示，制作第三重新分布層rdl3于第二重新分布層rdl2的底側。第三重新分布層rdl3具有埋設在介電層31d中的一個第三電路31c。多個第三縱向導通金屬32v電性耦合相鄰的上下層電路層。第三電路31c的厚度等于第三介電層31d的厚度。第三重新分布層rdl3的第三電路31c電性耦合到第二重新分布層rdl2的第二電路21c；并且第三電路31c從底側向上扇出，使得第二縱向導通金屬21v的密度小于第三縱向導通金屬32v的密度。

第三重新分布層rdl3的第三電路31c具有頂表面和底表面；頂表面與介電層31d的頂表面共平面；并且底表面與第三介電層31d的底表面共平面。至少一芯片112配置于第三重布線路層rdl3的電路31c的底側。介電層31d是光敏介電層。每個電路31c的線寬小于每個電路21c的線寬。

圖7顯示第二重新分布層rdl2具有延伸超過第一重新分布層rdl1和第三重新分布層rdl3的橫向延伸部分28；并且多個金屬焊墊282在延伸部28的頂側或是底側上裸露。

圖8a～8b顯示本發明第二個實施例的制造方法。

如圖8a所示，制作第二重新分布層rdl2；制作第一重新分布層rdl1于第二重新分布層rdl2的頂側上，其可以根據第一實施例所述的制造方法來制備。此外，制作第三重新分布層rdl3設置于第二重新分布層rdl2的底側上。

第三重新分布層rdl3具有埋設在介電層31d中的至少一個第三電路31c。多個縱向導通金屬32v電性耦合相鄰的上下層電路層。如果需要，可以構建在電路31c的底側上，制作另一第三電路33c，第三電路33c埋設于介電層33d中。

如圖8b所示，至少一個芯片111可以安裝在第一重新分布層rdl1的電路11c的頂側上，并且至少一個芯片112可以安裝在第三重新分布層rdl3的第三電路33c的底側上。

圖9顯示本發明第三實施例。

圖9顯示與圖12b相同的產品，為了便于比較，我們將圖9以上下顛倒的方式配置。

如圖9所示，本發明第三實施例提供的具有埋入式電路的封裝基材，其包括封裝膠體68，封裝在頂部重新分布層rdl6的周邊。頂部重新分布層rdl6具有埋設在介電層61d中的至少一個電路61c。電路61c的厚度等于介電層61d的厚度。必要時，可以增加另一電路63c于電路61c下層；電路63c埋設在介電層63d中的。電路63c的厚度等于介電層63d的厚度。介電層61d、63d是光敏介電層。

底部重新分布層rdl7配置在頂部重新分布層rdl6的底側上。底部重新分布層rdl7具有埋設在介電層71d中的至少一個電路71c。多個頂部金屬焊墊711配置在重新分布層rdl7的頂側上。多個底部金屬焊墊712配置在重新分布層rdl7的底側上。多個縱向導通金屬71v，電性耦合相鄰的上下層電路層。底部重新分布層rdl7的電路71c電性耦合到頂部重新分布層rdl6的電路61c。底部重新分布層rdl7的縱向導通金屬71v的密度小于頂部重新分布層rdl6的縱向導通金屬61v的密度。多個焊錫球66被配置在電路71c的底部上，每個焊錫球66被配置在相應的底部金屬焊墊712的底側上。至少一個芯片115被配置在頂部重新分布層rdl6的頂側上。

圖10a～12b顯示本發明第三實施例的制造方法。

如圖10a所示，制造具有埋入式電路的封裝基材。封裝基材包括多個封裝基材單元600，封裝基材600具有埋設在第一介電層61d中的至少第一電路61c。多個縱向導通金屬62v電性耦合相鄰的上下層電路層。必要時，可以增加埋第二電路63c，第二電路63c埋設在第三介電層63d中。第一電路61c的厚度等于第一介電層61d的厚度。第三電路63c的厚度等于第三介電層63d的厚度。介電層61d、63d是光敏介電層，介電層62d是非光敏介電層。底部介電層65配置在第一電路61c的底側上。

如圖10b所示，切割圖10a可以獲得多個封裝基材單元600。

如圖11a所示，將多個封裝基材單元600重新設置在暫時附加電路板上；以及將封裝膠體68設置于封裝基材單元600的周邊，形成底部重新分布層rdl6。

如圖11b所示，在底部重新分布層rdl6的頂側上制造第二重新分布層rdl7。第二重新分配層rdl7的電路71c的每個電路的線寬大于底部重新分配層rdl6的電路61c的每個電路的線寬。第二重新分布層rdl7的每個單元的寬度，大于上方第一重新分布層rdl6的單元寬度。第二重新分布層rdl7延伸以覆蓋于封裝膠體68的頂側。移除暫時附加電路板，并在重新分布層rdl7的頂部上形成多個開口72p，并且在底部重新分布層rdl6的底部上形成多個開口71p。

如圖12a所示，在重新分布層rdl7的電路71c的頂側上種植多個焊錫球66，并且在重新分布層rdl6的電路61c的底側上安裝至少一個芯片115。

如圖12b所示，切割圖12a，可以獲得多個封裝單元。