兩步偽柵極形成的制作方法

本發明實施例涉及兩步偽柵極形成。

背景技術：

集成電路(ic)材料和設計的技術進步已生產出幾代ic，其中，每一代ic都具有都比上一代ic具有更小、更復雜的電路。在集成電路的發展過程中，功能密度(例如每個芯片區域上互連器件的數量)普遍增加，而其幾何尺寸則在減小。該按比例縮小工藝一般通過提高生產效率和降低相關成本帶來效益。

這種按比例縮小還增加了加工和制造ic的復雜性，為實現這些優勢，在ic加工和制造方面需要進行相似的發展。例如，已經引進鰭式場效晶體管(finfet)來替代平面晶體管。finfet的結構及制造finfet的方法正在開發中。

技術實現要素：

根據本發明的一些實施例，提供了一種制造半導體器件的方法，包括：形成延伸至半導體襯底內的隔離區；凹進所述隔離區，其中，所述隔離區之間的所述半導體襯底的一部分突出為高于所述隔離區以形成半導體鰭；形成覆蓋所述半導體鰭的中間部分的偽柵電極，所述半導體鰭的端部未被所述偽柵電極覆蓋，其中，所述偽柵電極包括：偽柵電極下部；和偽柵電極上部，包括位于所述偽柵電極下部上方的多晶硅，其中，所述偽柵電極下部和偽柵電極上部由不同的材料形成；在所述偽柵電極的相對兩側上形成源極/漏極區；以及使用替代柵電極替換偽柵電極。

根據本發明的另一些實施例，還提供了一種制造半導體器件的方法，包括：形成接觸半導體鰭的頂面和側壁的偽氧化物層；形成位于所述偽氧化物層上方的偽柵電極下層；平坦化所述偽柵電極下層；在所述平坦化的偽柵電極下層上方形成偽柵電極上層，其中，所述偽柵電極上層包括多晶硅；使用第一蝕刻氣體執行第一蝕刻步驟以蝕刻所述偽柵電極上層；使用不同于所述第一蝕刻氣體的第二蝕刻氣體執行第二蝕刻步驟以蝕刻所述偽柵電極下層，其中，所述偽柵電極上層和所述偽柵電極下層的剩余部分組合形成偽柵電極；在所述偽柵電極的相對側壁上形成柵極間隔件；在所述偽柵電極的相對兩側上形成層間電介質(ild)；以及使用替代柵極替換所述偽柵電極。

根據本發明的又一些實施例，還提供了一種半導體器件，包括：半導體襯底；隔離區，延伸至所述半導體襯底內；半導體鰭，位于所述隔離區的相對部分之間，并且所述半導體鰭高于所述隔離區的頂面；柵極堆疊件，位于所述半導體鰭的頂面和相對兩側上；以及柵極間隔件，接觸所述柵極堆疊件的側壁，其中，所述柵極間隔件包括：下部，具有與所述柵極堆疊件的側壁接觸的第一內邊緣；和上部，位于所述下部的上方，所述上部具有與所述柵極堆疊件的所述側壁接觸的第二內邊緣，其中，所述第一內邊緣與第二內邊緣未對準。

附圖說明

結合附圖閱讀以下詳細說明，可更好地理解本公開的各方面。值得注意的是，依照同行業標準的慣例，許多部件并非按比例繪制。實際上，為論述清楚，各部件的尺寸可任意增加或減少。

圖1至圖15是根據一些實施例的鰭式場效晶體管(finfet)形成的中間階段的透視圖和截面圖。

圖16a至23b示出了根據一些實施例finfet的替換柵極的截面圖。

圖24至圖28是根據一些實施例的finfet形成的中間階段的透視圖和截面圖。

圖29a至31b示出了根據一些實施例finfet的替換柵極的截面圖。

圖32是根據一些實施例示出了形成finfet的工藝流程。

具體實施方式

以下公開提供了許多不同的實施例或示例，用于實現本發明的不同特征。下面描述了組件與設置的具體示例，以便簡要說明本公開。當然，這些僅僅是示例，并非旨在限制本發明。例如，在以下描述中，在第二部件或其上方形成的第一部件可包含所述第一，第二部件以直接接觸的方式形成的實施例。此外，本公開可能在各種示例中重復參考數字和/或字母。此重復是為了簡化和清楚的目的，且本身并不決定所討論的各種實施例和/或配置之間的關系。

此外，為了便于描述，本文使用空間相對術語，例如“下面的”、“下面”、“下方”、“上覆蓋”、“上部”等來描述如圖中所示的一個元件或部件與另一元件或部件的關系。空間相對術語旨在包含除附圖所示的方向之外使用或操作中的器件的不同方向。該裝置可調整為其他方向(旋轉90度或者面向其他方向)，而其中所使用的空間相關描述符也可進行相應的解釋。

根據各種示例性實施例提供鰭式場效晶體管(finfet)及其制造方法。形成finfet的中間階段如圖所示。也會進行討論實施例的變形方案。在各附圖和說明性實施例中，相同的參考標號用于代表相同的元件。

圖1至圖15是根據一些實施例示出了finfet形成的中間階段的透視圖和截面圖。圖1至圖15所示出的步驟也在圖32所示的工藝流程400中進行了概括圖示。在隨后討論中，圖1至圖15所示的工藝步驟也參考圖32中的工藝步驟進行討論。

圖1示出了襯底20(可能為晶圓的一部分)的透視圖。襯底20可能為半導體襯底，例如硅襯底、碳化硅襯底、絕緣體上硅襯底或由其他半導體材料形成的襯底。襯底20可輕摻雜有p型或n型雜質。在襯底20的頂部上執行抗穿通(apt)注入(箭頭所示)以形成apt區域21。相應的步驟如圖32中所示的工藝流程中的步驟402所示。在apt注入期間，注入的摻雜劑的導電類型與要形成的相應的finfet的源極/漏極區(未示出)的導電類型相反。apt層21在所產生的finfet中的隨后形成的源極/漏極區下方延伸，其將在隨后的步驟中形成，并且被用于減少從源極/漏極區至襯底20的泄漏。根據一些示例性實施例，apt層21中的摻雜濃度的范圍可以在約1e18/cm³和約1e19/cm³之間。為論述清楚，在隨后的附圖中，可不對apt區域21進行示出。

參考圖2，外延半導體層22在襯底20上通過外延生長。相應的步驟如圖32中所示的工藝流程中的步驟404所示。在本說明書上下文中，外延半導體層22和襯底20的組合也被稱為半導體襯底。外延半導體層22可包括硅鍺(sige)、碳化硅或硅(無鍺和碳)。當由sige形成時，外延半導體層22的鍺百分比(原子百分比)的范圍可能在約25％和約35％之間，但是可以使用更高或者更低的鍺百分比。但是，應當理解，本說明書上下文所列舉的值僅為示例，并且可被更改為不同的值。

襯墊氧化物24和硬掩模26在外延半導體層22上方形成。根據本公開的一些實施例，襯墊氧化物24由二氧化硅形成，其可通過氧化半導體層22的表層形成。硬掩模26可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅或類似材料形成。

接下來，如圖3所示，硬掩模26、襯墊氧化物24、半導體層22及襯底20經圖案化形成溝槽28。因此，形成半導體帶30。溝槽28延伸至半導體層22和襯底20內，且縱向相互平行。

接下來，如圖4所示，隔離區32(或者被稱為淺溝槽隔離(sti)區)在溝槽28(圖3)中形成。相應的步驟如圖32中所示的工藝流程中的步驟406所示。形成可包括例如利用可流動化學汽相沉積(fcvd)使用介電層填充溝槽28，以及執行化學機械拋光(cmp)以使介電材料的頂面和硬掩模26的頂面或隔離區32的頂面平齊。執行cmp后，硬掩模26和襯墊氧化物24(圖3)被除去。

接下來，參考圖5，對sti區域32進行凹進，這樣產生的sti區域32的頂面則低于半導體帶30的頂面。相應的步驟如圖32中所示的工藝流程中的步驟408所示。在本說明書上下文中，半導體帶30的上部被稱為半導體鰭34，其中上部高于sti區域32的頂面，而低于sti區域32的頂面的半導體帶30的下部仍被稱為半導體帶30。

圖6根據一些實施例示出了可能包括氧化硅的偽氧化物(偽柵極電介質)36的形成。偽氧化物36可能通過沉積或氧化半導體鰭34的表層形成。因此，偽氧化物36可以在或可以不在sti區域32的頂面上延伸。

圖7示出了偽柵電極層38的兩步形成，其包括偽柵電極層38a和38b，共同地稱為柵電極層38。相應的步驟如圖32中所示的工藝流程中的步驟410所示。根據本公開的一些實施例，偽柵電極層38a在第一步驟中形成。偽柵電極層38a由一種材料形成，并且使用的是比多晶硅具有更好填充能力的方法。根據本公開的一些實施例，偽柵電極層38a由氮化硅形成，其可通過使用原子層沉積(ald)形成。根據替代實施例，偽柵電極層38a由包括碳的旋轉涂布碳形成。根據另一替代實施例，偽柵電極層38a由包括氧的旋涂玻璃形成。由此可見，產生的偽柵電極層38a無縫且無空隙。

所形成的偽柵電極層38a的最低水平面高于偽氧化物36的頂面。然后執行平坦化(如化學機械拋光(cmp))以平齊偽柵電極層38a的頂面。接下來，偽柵電極層38b在偽柵電極層38a上方形成，其使用不同于偽柵電極層38a的材料形成。根據本公開的一些實施例，偽柵電極層38b由多晶硅形成，其可能通過例如使用熔爐化學汽相沉積(cvd)形成。偽柵電極層38b的頂面和底面大體上平坦。

形成后，如圖8至圖10所示，柵電極層38a和38b經過兩步圖案化工藝被圖案化。相應的步驟如圖32中所示的工藝流程中的步驟412所示。圖8至圖10中所示的截面圖從圖7中包含線8-8的垂直面截取。參考圖8，根據本公開的一些實施例，襯墊氧化物39和硬掩模40在圖案化前形成，其材料基本上與襯墊氧化物24和硬掩模26(圖3)的材料相同。然后光刻膠41形成且被圖案化。在圖8中，示出的虛線36’用于展示偽氧化物36的頂面的位置。

然后，圖案化硬掩模40和襯墊氧化物39。光刻膠41被除去，且所產生的結構在圖9中示出。圖9也示出了使用各向異性蝕刻方法蝕刻偽柵電極層38b(圖8)。偽柵電極層38b的剩余部分在下文中被稱為偽柵電極部分46b。圖9所示出的步驟被稱為形成偽柵極的第一蝕刻。當偽柵電極層38b由多晶硅形成時，蝕刻氣體是根據偽柵電極層38b的材料進行選擇，且可能包括氯(cl2)和氮(n2)的混合物，或氟(f2)和氮(n2)的混合物。

圖10a示出了形成偽柵電極的第二蝕刻步驟。如圖9所示的偽柵電極層38a被蝕刻/圖案化，這通過使用適合蝕刻偽柵電極層38a的蝕刻氣體來實施。取決于偽柵電極層38a的材料，蝕刻氣體可以與用于蝕刻偽柵電極層38b的蝕刻氣體相同或不同。例如，當偽柵電極層38a由氮化硅形成時，可以使用氟化氫(hf)氣體。當偽柵電極層38a由(旋涂)碳形成時，可以使用氧氣(o2)。偽柵電極層38a的剩余部分在下文中被稱為偽柵電極部分46a。偽柵電極部分46a和46b在下文中統稱為偽柵電極46。偽柵電極46形成后，暴露出sti區域32的頂面，且也暴露偽氧化物36，如圖10a所示。應當理解，半導體鰭34和偽氧化物36位于不同于所示出的sti區域32的平面。

再次參考圖10a，由于偽柵電極層38a(圖8和圖9)的蝕刻可能比偽柵電極層38b更為之困難(由于材料)，因此相應的蝕刻氣體被選擇為具有更強的蝕刻效果。因此，偽柵電極部分46a的側壁可能從偽柵電極部分46b的相應邊緣凹槽。這是由于響應于蝕刻氣體的偽柵電極部分46b的蝕刻速率低以及蝕刻偽柵電極層38a的效果強。虛線46a’概括示出了偽柵電極部分46a的相應邊緣。同樣，偽柵電極部分46a可能具有如虛線46a”所示的邊緣，其邊緣在截面圖中為筆直的并且傾斜(例如，傾斜角α1小于約85°)。偽柵電極部分46b可能也具有大體上垂直(例如，傾斜角α2大于約88°，及小于或等于90°)。在圖10a中，傾斜角α2可能大于傾斜角α1，差額約大于3°，根據一些實施例，差額可能在約3°和約10°之間，圖10b示出了如圖10a中所示的相同結構的透視圖。

參考圖11，在蝕刻步驟中去除偽氧化物36的未被偽柵電極46覆蓋的暴露部分。接下來，如圖12所示，執行多個工藝步驟。首先形成柵極間隔件48和鰭間隔件50。相應的步驟如圖32中所示的工藝流程中的步驟414所示。柵極間隔件48在偽柵電極46的側壁上形成。根據本公開的一些實施例，柵極間隔件48和鰭間隔件50通過共形地沉積介電層，和然后執行各向異性蝕刻以除去介電層的水平部分形成，留下介電層的垂直部分。根據一些實施例，柵極間隔件48和鰭間隔件50由氮化硅形成，且可具有單層結構。根據替代實施例，柵極間隔件48和鰭間隔件50具有包括多個層的復合結構。例如，柵極間隔件48可包括氧化硅層以及在氧化硅層上方的氮化硅層。偽柵電極46和柵極間隔件48覆蓋各半導體鰭34的中間部分，留下相對端部未被覆蓋。

在隨后的步驟中，例如，在干蝕刻或濕蝕刻步驟中，蝕刻半導體鰭34的端部(參考圖11)。接下來，通過從通過蝕刻半導體鰭34的端部留下的凹槽中選擇生長半導體材料形成外延區域(源極/漏極區)52。相應的步驟如圖32中所示的工藝流程中的步驟416所示。根據本公開的一些實施例，源極/漏極區52的形成包括外延生長。如圖12所示出，由于鰭間隔件50的剩余部分的阻擋，源極/漏極區52首先垂直生長，源極/漏極區52在此期間不會水平生長。當鰭間隔件50的相對部分之間的凹槽被完全填滿時，源極/漏極區52開始同時垂直和水平生長。在圖12中，源極/漏極區52的頂部如圖所示具有圓形外表面。根據替代實施例，源極/漏極區52的頂部具有傾斜的小斜面。

根據一些示例性實施例，其中，產生的finfet為n型finfet，源極/漏極區52包括硅磷(sip)或摻磷碳化硅(sicp)。根據替代示例性實施例，其中，產生的finfet為p型finfet，源極/漏極區52包括sige，例如在外延期間，可以原位摻雜諸如硼或銦的p型雜質。

接下來，如圖13所示，蝕刻停止層55共形地形成為覆蓋圖12中所示的結構。然后層間電介質(ild)54形成。相應的步驟如圖32中所示的工藝流程中的步驟418所示。然后執行cmp以使得ild54、硬掩模40(圖12)及柵極間隔件48的頂面彼此平齊。接下來，偽柵電極46被蝕刻，產生如圖13和14所示的凹槽56。凹槽56位于相對的柵極間隔件48之間。相應的步驟如圖32中所示的工藝流程中的步驟420所示。蝕刻包括兩階段，參考圖13，使用例如與圖9中所示的步驟中相似蝕刻氣體蝕刻偽柵電極部分46b(圖12)，導致產生凹槽56。可選地，可使用濕蝕刻，例如使用hf溶液。

在隨后的步驟中，使用例如與圖10中所示的步驟中的蝕刻氣體相似的蝕刻氣體蝕刻偽柵電極部分46a(圖13)。產生的結構如圖14所示。可選地，當偽柵電極部分46a包括氮化硅時，可能使用例如采用亞磷酸溶液的濕蝕刻。凹槽56由此向下延伸至sti區域32。在蝕刻偽柵電極部分46a之后，偽氧化物36(在圖14中不可見，參考圖6)通過凹槽56暴露。

在隨后的步驟中，蝕刻暴露的偽氧化物36，暴露半導體鰭34的中間部分(在圖14中不可見)。接下來，在凹槽56中形成替代柵極堆疊件60，如圖15所示。相應的步驟如圖32中所示的工藝流程中的步驟422所示。替代柵極堆疊件60可能包括多個形成替代柵極電介質62的介電層以及多個形成替代柵電極64的導電層。根據一些實施例，柵極電介質62的形成包括界面(介電)層，然后再在界面層上形成高k介電層。界面層可包括通過在化學溶液中處理半導體鰭34的暴露部分形成的氧化硅，以便半導體鰭34被氧化以形成化學氧化物(氧化硅)。然后高k電介質在界面層上沉積。根據一些實施例，高k電介質具有約大于7.0的k值，且可能包括金屬氧化物或hf、al、zr及la的硅酸鹽及類似材料等。

替代柵電極64在替代柵極電介質62的上方形成。替代柵電極64可包括含金屬材料，例如tin、tan、tac、co、ru、al、cu、w、它們的組合，或者它們的多層。柵極電介質62和柵電極64形成后，執行例如cmp的平坦化以除去位于ild54上方的柵極電介質和柵電極的多余部分。由此形成finfet66。

圖16a至圖23b示出了圖15中finfet66的一些部分的截面圖。圖16a、圖17a、圖18b、圖19a、圖20a、圖21a、圖22a及23a是從圖15中包含線a-a的垂直面截取，并且圖16b、圖17b、圖18b、圖19b、圖20b、圖21b、圖22b及圖23b是從圖15中包含線b-b的垂直面截取。在圖17a至圖23b的各圖中，柵極間隔件48具有上部48b和下部48a，其中，48a和48b之間的接合點位于偽柵電極部分46a和46b互相接合的同一層級處。根據這些實施例，柵極間隔件部分48a和48b之間的接合點位于高于半導體鰭34的頂面的層級處。

圖16a和圖16b示出了其中圖10b和圖11中偽柵電極46具有垂直邊緣，且偽柵電極部分46a的邊緣與偽柵電極部分46b的相應邊緣垂直對齊(共端點)的實施例。此外，當偽柵電極部分46a和46b如圖13和圖14所示蝕刻時，由于較高的蝕刻選擇性值，朝向凹槽56的柵極間隔件48的內表面部分大體上不會被圖13和圖14中所示步驟使用的蝕刻劑蝕刻，或者上部48b和下部48a被蝕刻相同的量。因此，在圖16a和圖16b中，柵極間隔件48的上部48b和下部48a具有相同的厚度。

在圖16a和圖16b中，柵極間隔件上部48b和柵極堆疊件60的側壁形成第一界面，和柵極間隔件下部48a和柵極堆疊件60的側壁形成第二界面，其中第一和第二界面在截面圖中大體上與同一垂直直線(及同一垂直平面)對齊。在圖17a至圖23b中，第一界面和第二界面不位于同一大體上的直線中且不位于同一垂直平面。

圖17a和圖17b示出了其中圖10b和圖11中偽柵電極46具有垂直邊緣，且偽柵電極部分46a的邊緣相對于偽柵電極部分46b的相應邊緣凹進的實施例。這導致柵極間隔件48具有朝向替代柵極60的垂直中線凹進的下部48a。一個步驟由此形成，其中該步驟包括下部48a的內邊緣、上部48b的內邊緣及頂面48c。此外，出于在前面段落中提出的相同原因，在圖17a和圖17b中，上部48b的厚度t1與柵極間隔件48的下部48a的厚度t2大體上彼此相等(例如，差額小于厚度t1的10％)。

在圖17a和圖17b中，替代柵極電介質62和替代柵電極64作為示例示出。在圖18a至圖23b中，替代柵極電介質62和替代柵電極64未示出。應當理解，為共形層的柵極電介質62的輪廓將符合柵極間隔件48的內邊緣的輪廓，類似于圖17a和圖17b中所示。

圖18a和圖18b示出了其中圖10b和圖11中偽柵電極46具有垂直邊緣，且在完成圖11中所示步驟后，偽柵電極部分46a的邊緣與偽柵電極部分46b的各邊緣垂直對齊的實施例。在圖13和圖14所示的步驟中，由于蝕刻柵極間隔件部分48b(圖13和圖14)的蝕刻氣體具有比蝕刻柵極間隔件部分48b的蝕刻氣體更高的蝕刻柵極間隔件部分48a的蝕刻速率，因此柵極間隔件48的上部48b的厚度t1小于下部48a的厚度t2。

圖19a和圖19b示出了其中圖10b和圖11中偽柵電極46具有垂直邊緣，且偽柵電極部分46a的邊緣相對于偽柵電極部分46b的各邊緣凹進的實施例。這導致柵極間隔件48具有相對于各上部48a朝向替代柵極60凹進的下部48b。此外，在圖13和圖14所示的步驟中，由于蝕刻柵極間隔件部分48b(圖13和圖14)的蝕刻氣體具有比蝕刻柵極間隔件部分48b的蝕刻氣體更高的蝕刻柵極間隔件部分48a的蝕刻速率，因此柵極間隔件48的上部48b的厚度t1小于下部48a的厚度t2。

圖20a至圖23b示出了圖15中所示結構的截面圖。這些實施例與圖17a至圖17b中所示的實施例相似，除了柵極間隔件48的下部48a傾斜為具有傾斜角α1(參考圖10a)。否則，圖20a和圖20b中所示的實施例分別與圖16a和圖16b中所示的實施例相似，圖21a和圖21b中所示的實施例分別與圖17a和圖17b中所示的實施例相似，圖22a和圖22b中所示的實施例分別與圖18a和圖18b中所示的實施例相似，且圖23a和圖23b中所示的實施例分別與圖19a和圖19b中所示的實施例相似。

圖24至圖28是根據替代實施例示出了finfet形成的中間階段的截面圖。除非另有規定，否則這些實施例中組件的材料及形成方法基本上與圖1至圖15中所示的實施例中用相同的參考標號指定的相同的組件相同。因此，有關圖24至圖28中所示的組件的形成過程和材料的細節可于圖1至圖15中所示的實施例的討論中查找。

這些實施例的初始步驟基本上與圖1至圖7所示的相同。接下來，如圖24所示，偽柵電極層38a被回蝕刻，且剩余的柵電極層38a的頂面低于偽氧化物36的頂面和半導體鰭34的頂面。接下來，柵電極層38b形成，并經平坦化具有頂面，隨后執行圖8、圖9及圖10a中所示的兩步蝕刻工藝。產生的結構如圖25所示。在所產生的結構中，如參考圖10a所討論的，柵極間隔件下部48a的凹槽及柵極間隔件下部48a的傾斜可以或可以不與圖10a中所示的實施例相似。此外，在所產生的結構中，偽柵電極部分46a和偽柵電極部分46b之間的界面低于偽氧化物36的頂面和半導體鰭34的頂面。

隨后的步驟基本上與圖11至圖15所示的相同。例如，在圖26中，偽氧化物36的暴露部分被蝕刻，暴露半導體鰭34。在圖27中，柵極間隔件48和鰭間隔件50形成，隨后蝕刻半導體鰭34的端部且源極/漏極區52形成。在圖28中，蝕刻停止層55和ild54形成且被平坦化，隨后偽柵電極部分46b的頂面被除去，如圖28所示。接下來，偽柵電極部分46a被除去，且產生的結構與圖14所示的相同。隨后的工藝步驟和結構與圖15所示的相似，因此，本文將不再重復說明。所產生的finfet66也與圖15所示的相似。

圖29a至圖31b示出了圖15中finfet66的一些部分的截面圖。圖29a、圖30a及圖31a是從圖15中包含線a-a的垂直面截取，并且圖29b、圖30b及31b是從圖15中包含線b-b的垂直面截取。在圖29a至圖31b的圖中，柵極間隔件48具有上部48b和下部48a，其中，柵極間隔件部分48a和48b之間的接合點位于其中偽柵電極部分46a和46b互相接合的同一層級處。根據這些實施例，柵極間隔件部分48a和48b之間的接合點位于低于半導體鰭34的頂面的層級處。應該了解，偽柵電極下部46a難以形成(很難在圖10a所示的步驟中圖案化)且很難除去(在圖14中所示的步驟)。因此，通過將偽柵電極部分46a制造的更薄，工藝的難度即會降低，且所產生的替代柵極和柵極間隔件的輪廓可能有所改進。

圖29a至圖31b中所示的實施例與圖17a至圖19b中所示的實施例相似，除了在圖29a至圖31b中，柵極間隔件部分48a和48b之間的接合點位于低于半導體鰭34的頂面的層級處。因此，本文將不再重復這些實施例的詳情。此外，通過采用圖24至圖28所示的實施例，柵極間隔件48的下部可能也會傾斜。相應的結構與圖20a至圖23b中所示的相似，除了柵極間隔件部分48a和48b的接合點低于半導體鰭34的頂面。

本公開的實施例具有有利特征。通過使用兩步偽柵電極形成，偽柵電極的強度得到提高。試驗結果表明當偽柵電極由多晶硅形成時，相鄰的多晶硅偽柵電極在具有極高縱橫比時可能傾斜并彼此粘合在一起，導致產量損失或性能退化。如試驗所揭示，通過使用選定的材料而非多晶硅來替換較低的偽柵電極材料，偽柵電極的強度得到提高且偽柵電極具有極低的沉降和粘貼速率。

根據本公開的一些實施例，一種方法包括形成延伸至半導體襯底內的隔離區并凹進所述隔離區。隔離區之間的半導體襯底的部分突出為高于隔離區以形成半導體鰭。形成偽柵電極以覆蓋半導體鰭的中間部分，且半導體鰭的端部未被偽柵電極覆蓋。偽柵電極包括偽柵電極下部和位于偽柵電極下部的上方的包括多晶硅的偽柵電極上部。偽柵電極下部和偽柵電極上部由不同的材料形成。源極/漏極區在偽柵電極的相對兩側上形成。偽柵電極被替代柵電極替換。

根據本公開的一些實施例，方法包括形成接觸半導體鰭的頂面和側壁的偽氧化物層，形成位于偽氧化物層上方的偽柵電極下層，平坦化偽柵電極下層以及在平坦化的偽柵電極下層上方形成偽柵電極上層。偽柵電極上層包括多晶硅。該方法進一步包括使用第一蝕刻氣體執行第一蝕刻步驟以蝕刻偽柵電極上層，并使用不同于第一蝕刻氣體的第二蝕刻氣體執行第二蝕刻步驟以蝕刻偽柵電極下層。偽柵電極上層和偽柵電極下層的剩余部分組合形成偽柵電極。該方法進一步包括在偽柵電極的相對側壁上形成柵極間隔件，在偽柵電極的相對兩側上形成ild并使用替代柵極替換偽柵電極。

根據本公開的一些實施例，器件包括半導體襯底，延伸至半導體襯底內的隔離區，且半導體鰭位于隔離區的相對部分之間。半導體鰭高于隔離區的頂面。該器件進一步包括位于半導體鰭的頂面和相對兩側上的柵極堆疊件，和接觸柵極堆疊件的側壁的柵極間隔件。柵極間隔件包括具有與柵極堆疊件的側壁接觸的第一內邊緣的下部和位于下部上方的上部。上部具有與柵極堆疊件的側壁接觸的第二內邊緣，且第一內邊緣和第二內邊緣未對齊。

根據本發明的一些實施例，提供了一種制造半導體器件的方法，包括：形成延伸至半導體襯底內的隔離區；凹進所述隔離區，其中，所述隔離區之間的所述半導體襯底的一部分突出為高于所述隔離區以形成半導體鰭；形成覆蓋所述半導體鰭的中間部分的偽柵電極，所述半導體鰭的端部未被所述偽柵電極覆蓋，其中，所述偽柵電極包括：偽柵電極下部；和偽柵電極上部，包括位于所述偽柵電極下部上方的多晶硅，其中，所述偽柵電極下部和偽柵電極上部由不同的材料形成；在所述偽柵電極的相對兩側上形成源極/漏極區；以及使用替代柵電極替換偽柵電極。

在上述方法中，進一步包括：形成偽柵電極下層平坦化所述偽柵電極下層；在所述平坦化的偽柵電極下層上方形成偽柵電極上層；以及使用相同的蝕刻掩模圖案化所述偽柵電極上層和所述偽柵電極下層以分別形成所述偽柵電極上部和所述偽柵電極下部。

在上述方法中，進一步包括：回蝕刻所述平坦化的偽柵電極下層直至所述偽柵電極下層的頂面低于所述半導體鰭的頂面。

在上述方法中，形成所述偽柵電極下層包括原子層沉積，及所述形成偽柵電極上層包括化學汽相沉積。

在上述方法中，形成所述偽柵電極下層包括旋轉涂布，并且形成所述偽柵電極上層包括化學汽相沉積。

在上述方法中，所述偽柵電極上層和所述偽柵電極下層通過使用不同的蝕刻氣體的蝕刻被圖案化。

在上述方法中，所述偽柵電極上層和所述偽柵電極下層通過使用相同的蝕刻氣體的蝕刻被圖案化。

根據本發明的另一些實施例，還提供了一種制造半導體器件的方法，包括：形成接觸半導體鰭的頂面和側壁的偽氧化物層；形成位于所述偽氧化物層上方的偽柵電極下層；平坦化所述偽柵電極下層；在所述平坦化的偽柵電極下層上方形成偽柵電極上層，其中，所述偽柵電極上層包括多晶硅；使用第一蝕刻氣體執行第一蝕刻步驟以蝕刻所述偽柵電極上層；使用不同于所述第一蝕刻氣體的第二蝕刻氣體執行第二蝕刻步驟以蝕刻所述偽柵電極下層，其中，所述偽柵電極上層和所述偽柵電極下層的剩余部分組合形成偽柵電極；在所述偽柵電極的相對側壁上形成柵極間隔件；在所述偽柵電極的相對兩側上形成層間電介質(ild)；以及使用替代柵極替換所述偽柵電極。

在上述方法中，進一步包括：回蝕刻所述平坦化的偽柵電極下層，其中，所述偽柵電極上層形成在所述回蝕刻的偽柵電極下層的上方。

在上述方法中，所述平坦化的偽柵電極下層被回蝕刻，直至所述偽柵電極下層的頂面低于所述半導體鰭的頂面。

在上述方法中，在使用所述替代柵極替換所述偽柵電極后，所述柵極間隔件的部分仍保留。

在上述方法中，形成所述偽柵電極下層包括使用原子層沉積法沉積氮化硅。

在上述方法中，形成所述偽柵電極下層包括使用旋轉涂布沉積碳。

在上述方法中，形成所述偽柵電極下層包括形成旋涂玻璃。

根據本發明的又一些實施例，還提供了一種半導體器件，包括：半導體襯底；隔離區，延伸至所述半導體襯底內；半導體鰭，位于所述隔離區的相對部分之間，并且所述半導體鰭高于所述隔離區的頂面；柵極堆疊件，位于所述半導體鰭的頂面和相對兩側上；以及柵極間隔件，接觸所述柵極堆疊件的側壁，其中，所述柵極間隔件包括：下部，具有與所述柵極堆疊件的側壁接觸的第一內邊緣；和上部，位于所述下部的上方，所述上部具有與所述柵極堆疊件的所述側壁接觸的第二內邊緣，其中，所述第一內邊緣與第二內邊緣未對準。

在上述半導體器件中，所述第一內邊緣和所述第二內邊緣是筆直的，且所述第一內邊緣比所述第二內邊緣朝向所述柵極堆疊件的垂直中心線凹進的更多。

在上述半導體器件中，所述下部比所述述上部厚。

在上述半導體器件中，所述第一內邊緣和所述第二內邊緣沿著所述柵極間隔件的下部的頂面形成臺階。

在上述半導體器件中，所述柵極間隔件的所述下部和所述上部之間的接合點高于所述半導體鰭的頂面。

在上述半導體器件中，所述第一內邊緣和所述第二內邊緣是筆直的，并且所述第一內邊緣比所述第二內邊緣傾斜的更多。

上述內容概述了幾個實施例的特征，從而使得本領域技術人員可更好地了解本公開的各方面。本領域的技術人員應理解，其可以輕松地將本公開作為基礎，用于設計或修改其他工藝或結構，從而達成與本文所介紹實施例的相同目的和/或實現相同的優點。本領域技術人員還應認識到，這種等效結構并不背離本公開的精神和范圍，并且其可以進行各種更改、替換和變更而不背離本公開的精神和范圍。