用于非平坦晶體管的鎢柵極的制作方法

技術領域

本說明書的實施方案一般涉及微電子器件制造領域，并且更具體地涉及非平坦晶體管內的鎢柵極的制造。

背景技術：

CN102104061A披露了一種場效應晶體管的金屬柵極結構。該金屬柵極結構包括：由第一金屬材料形成的下方部，具有凹口及第一電阻值；以及由第二金屬材料形成的上方部，具有突出部以及第二電阻值，其中該突出部延伸進入該凹口內，且該第二電阻值低于第一電阻值。

附圖說明

在本說明書的總結部分特別指出了本公開的主題，并且明確要求權利。參考附圖，根據以下的說明及隨附的權利要求，本公開的上述及其它特征將進一步變得清楚。可理解的是，附圖僅描繪了根據本公開的幾個實施方案，因此，不應認為是對其范圍的限制。通過使用附圖，以附加的特征和細節描述本公開，使得更容易確定本公開的優點，其中：

圖1是根據本說明書的一個實施方案的非平坦晶體管的透視圖。

圖2示出了在微電子基底之中或之上形成的非平坦晶體管鰭(fin)的側面剖視圖。

圖3示出了根據本說明書的一個實施方案，在圖2的非平坦晶體管鰭的上面沉積的犧牲材料的側面剖視圖。

圖4示出了根據本說明書的一個實施方案，在犧牲材料中形成的溝道(trench)的側面剖視圖，沉積犧牲材料以暴露圖3的非平坦晶體管鰭的一部分。

圖5示出了根據本說明書的一個實施方案，在圖4的溝道中形成的犧牲柵極的側面剖視圖。

圖6示出了根據本說明書的一個實施方案，在去除圖5的犧牲材料之后的犧牲柵極的側面剖視圖。

圖7示出了根據本說明書的一個實施方案，在圖6的犧牲柵極和微電子基底上沉積的共形介電層的側面剖視圖。

圖8示出了根據本說明書的一個實施方案，由圖7的共形介電層形成的柵極間隔件的側面剖視圖。

圖9示出了根據本說明書的一個實施方案，在圖8的柵極間隔件的各面上的非平坦晶體管鰭中形成的源極區和漏極區的側面剖視圖。

圖10示出了根據本說明書的一個實施方案，在圖9的柵極間隔件、犧牲柵極、非平坦晶體管鰭和微電子基底上沉積的第一介電材料的側面剖視圖。

圖11示出了根據本說明書的一個實施方案，在使第一介電材料平坦化以暴露犧牲柵極的上表面之后，圖10結構的側面剖視圖。

圖12示出了根據本說明書的一個實施方案，去除犧牲柵極以形成柵極溝道之后，圖11結構的側面剖視圖。

圖13示出了根據本說明書的一個實施方案，在鄰近柵極間隔件之間的非平坦晶體管鰭的柵極介電體形成之后，圖12結構的側面剖視圖。

圖14示出了根據本說明書的一個實施方案，在柵極溝道內形成NMOS功函數材料之后，圖13結構的側面剖視圖。

圖15示出了根據本說明書的一個實施方案，在NMOS功函數材料上沉積的柵極填充阻擋物(gate fill barrier)形成之后，圖14結構的側面剖視圖。

圖16示出了根據本說明書的一個實施方案，在圖15的柵極溝道中沉積的導電柵極材料的側面剖視圖。

圖17示出了根據本說明書的一個實施方案，在去除過量的導電柵極材料以形成非平坦晶體管柵極之后，圖16結構的側面剖視圖。

圖18示出了根據本說明書的一個實施方案，在蝕刻去除一部分非平坦晶體管柵極以形成下凹的非平坦晶體管柵極之后，圖17結構的側面剖視圖。

圖19示出了根據本說明書的一個實施方案，將帽蓋(capping)介電材料沉積入形成下凹的非平坦晶體管柵極的形成所致的凹陷之后，圖18結構的側面剖視圖。

圖20示出了根據本說明書的一個實施方案，在去除過量的帽蓋介電材料以在非平坦晶體管柵極上形成帽蓋結構之后，圖19結構的側面剖視圖。

圖21示出了根據本說明書的一個實施方案，在圖20的第一介電材料層、柵極間隔件和犧牲柵極上表面上沉積的第二介電材料的側面剖視圖。

圖22示出了根據本說明書的一個實施方案，在圖21的第二介電材料上形成圖案化的蝕刻掩模的側面剖視圖。

圖23示出了根據本說明書的一個實施方案，通過圖22的第一和第二介電材料層形成的接觸開口的側面剖視圖。

圖24示出了根據本說明書的一個實施方案，在去除蝕刻掩模之后的圖23結構的側面剖視圖。

圖25示出了根據本說明書的一個實施方案，在圖24的接觸開口中沉積的導電接觸材料的側面剖視圖。

圖26示出了根據本說明書的一個實施方案，在去除過量的導電接觸材料以形成源/漏極觸點之后，圖25結構的側面剖視圖。

圖27是根據本說明書的一個實施方案，形成非平坦晶體管的工藝流程圖。

圖28是根據本說明書的一個實施方案，形成非平坦晶體管的工藝流程圖。

具體實施方式

在以下的詳細說明中參考附圖，其以示例方式顯示了可以實施所要求權利的主題的具體實施方案。對這些實施方案足夠詳細地進行說明，使本領域技術人員能夠實施該主題。可理解的是，盡管各個實施方案不同，但并不一定互相排斥。例如，本文所述的有關一個實施方案的具體特征、結構或特性可以在其它實施方案內實施，而不會背離所要求權利的主題的精神和范圍。本文所指的“一個實施方案”或“實施方案”是指有關該實施方案描述的具體特征、結構、或特性包括在本發明涵蓋的至少一個實施方案中。因此，使用術語“一個實施方案”或“實施方案”不一定指相同的實施方案。此外，可理解的是，每個所公開的實施方案內的單個要素的位置或布置可以被修改，而不會背離所要求權利的主題的精神和范圍。因此，以下的詳細說明不應從限制意義上理解，主題范圍僅由隨附的權利要求所限定，與隨附的權利要求所具有的全部等同范圍一起進行合理解釋。在附圖中，類似的數字在幾個視圖中是指相同或類似的元件或功能，其中描繪的要素不一定互相合乎比例，而是單獨要素可以放大或縮小，以便在本說明書的情境中更容易理解該要素。

在非平坦晶體管，例如三柵極晶體管和FinFET的制造中，非平坦半導體本體可以用以形成能夠以非常小的柵極長度(例如低于約30nm)完全耗盡的晶體管。這些半導體本體通常為鰭狀，因此，通常被稱為晶體管“鰭”。例如在三柵極晶體管中，晶體管鰭具有上表面和兩個相反的側壁，所述側壁形成在塊狀半導體的基底或絕緣體上硅的基底上。柵極介電體可以形成在半導體本體的上表面和側壁上，柵極電極可以形成在半導體本體上表面上的柵極介電體上，并且鄰近于半導體本體側壁上的柵極介電體。由此，由于柵極介電體和柵極電極鄰近于半導體本體的三個表面，可以形成三個獨立的通道和柵極。由于形成有三個獨立的溝道，當晶體管開啟時半導體本體可以完全地耗盡。對于finFET晶體管，柵極材料和電極只接觸半導體本體的側壁，使得形成兩個獨立的溝道(而不是三柵極晶體管中的三個)。

本說明書的實施方案涉及在非平坦晶體管內形成柵極，其中NMOS功函數材料，例如鋁、鈦和碳的組合物可結合含鈦的柵極填充阻擋物一起用于促進含鎢導電材料在形成非平坦晶體管柵極的柵極電極中的使用。

圖1是非平坦晶體管100的透視圖，其包括形成在至少一個晶體管鰭的上面的至少一個柵極，其形成在微電子基底102上。在本公開的一個實施方案中，微電子基底102可以是單晶硅基底。微電子基底102還可以是其它類型的基底，例如絕緣體上硅(“SOI”)、鍺、砷化鎵、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵等，其中任一種可與硅組合。

顯示為三柵極晶體管的非平坦晶體管可以包括至少一個非平坦晶體管鰭112。非平坦晶體管鰭112可具有上表面114和一對側向相反的側壁，其分別為側壁116和相反的側壁118。

如圖1另外顯示的，至少一個非平坦晶體管柵極122可以形成在非平坦晶體管鰭112上。非平坦晶體管柵極122可通過在非平坦晶體管鰭的上表面114之上或鄰近處、以及在非平坦晶體管鰭側壁116和相反的非平坦晶體管鰭側壁118之上或鄰近處形成柵極介電層124。柵極電極126可以形成在柵極介電層124之上或鄰近處。在本公開的一個實施方案中，非平坦晶體管鰭112可以沿基本上垂直于非平坦晶體管柵極122的方向延伸。

柵極介電層124可通過任何熟知的柵極介電材料形成，其包括但不限于二氧化硅(SiO₂)、氮氧化硅(SiO_xN_y)、氮化硅(Si₃N₄)和高k介電材料，例如氧化鉿、鉿硅氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯硅氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮鋅酸鉛。柵極介電層124可通過熟知的方法，例如通過共形沉積柵極介電材料而形成，然后用熟知的光刻法和蝕刻技術對柵極介電材料圖案化，這是本領域技術人員將會理解的。

柵極電極126可通過如將討論的本發明的各個實施方案形成。

源極區和漏極區(圖1中未顯示)可以形成在柵極電極126的相反側上的非平坦晶體管鰭112中。在一個實施方案中，源極區和漏極區可通過摻雜非平坦晶體管鰭112而形成，這是本領域技術人員將會理解的。在另一個實施方案中，源極區和漏極區可通過去除部分非平坦晶體管鰭112，并且用適當的材料替代這些部分而形成源極區和漏極區，這是本領域技術人員將會理解的。在另一個實施方案中，源極區和漏極區可通過使摻雜或未摻雜的應力層在鰭112上外延性生長而形成。

圖2-26示出了制造非平坦晶體管的一個實施方案的側剖面圖，其中圖2-5為沿著圖1的箭頭A-A和B-B的視圖，圖6-17為沿著圖1的箭頭A-A的視圖，圖18-26為沿著圖1的箭頭C-C的視圖。

如圖2所示，非平坦晶體管鰭112可通過蝕刻微電子基底102或通過本領域已知的任何技術在微電子基底102上形成非平坦晶體管鰭112而形成。如圖3中示出的，犧牲材料132可以沉積在非平坦晶體管鰭112之上(如圖3所示)，溝道134可以在犧牲材料132中形成以暴露部分非平坦晶體管鰭112(如圖4所示)。犧牲材料132可以為本領域中任何合適的材料，溝道134可通過本領域中已知的任何技術形成，其包括但不限于光刻掩模和蝕刻。

如圖5所示，犧牲柵極136可以在溝道134中形成(參見圖4)。犧牲柵極136可以為任何合適的材料，例如多晶硅材料等，并且可通過本領域中已知的任何技術沉積在溝道134中(參見圖4)，其包括但不限于化學氣相沉積(“CVD”)和物理氣相沉積(“PVD”)。

如圖6所示，可通過本領域中已知的任何技術去除圖5的犧牲材料132，例如選擇性地蝕刻犧牲材料132以暴露犧牲柵極136。如圖7所示，共形介電層142可以沉積在犧牲柵極136和微電子基底102之上。共形介電層142可以為任何合適的材料，其包括但不限于氮化硅(Si₃N₄)和碳化硅(SiC)，并且可通過任何合適的技術形成，其包括但不限于原子層沉積(“ALD”)。

如圖8所示，圖7的共形介電層142可以被蝕刻，例如用合適的蝕刻劑定向蝕刻以在犧牲柵極136的側壁146上形成成對的柵極間隔件144，同時基本上去除鄰近微電子基底102和犧牲柵極136上表面148的共形介電材料層142。可理解的是，鰭間隔件(未顯示)可以在柵極間隔件144形成過程中同時形成在非平坦晶體管鰭112的側壁116和118上(參見圖1)。

如圖9所示，源極區150a和漏極區150b可以在柵極間隔件144的每一側上形成。在一個實施方案中，源極區150a和漏極區150b可通過N型離子摻雜劑注入(implantation)在非平坦晶體管鰭112中形成。如本領域技術人員將會理解的，摻雜劑注入是為了改變其導電性和電子性能的目的而將雜質引入半導體材料中的工藝。其通常通過P型離子(如硼)或N型離子(如磷)(總稱為“摻雜劑”)的離子注入而實現。在另一個實施方案中，部分非平坦晶體管鰭112可通過本領域中已知的任何技術，例如蝕刻而被去除，而源極區150a和漏極區150b可以替代被去除的部分而形成。在又一個實施方案中，源極區和漏極區可通過使摻雜或未摻雜的應力層在鰭112上外延性生長而形成。源極區150a和漏極區將在下文中總稱為“源/漏極區150”。如本領域技術人員將會理解的，具有P型源極和漏極的晶體管被稱為“PMOS”或“p-溝道金屬氧化物半導體”晶體管，具有N型源極和漏極的晶體管被稱為“NMOS”或“n-溝道金屬氧化物半導體”晶體管。本說明書涉及NMOS晶體管。因此，源/漏極區150可以為N型。

如圖10所示，第一介電材料層152可以沉積在柵極間隔件144、犧牲柵極的上表面148、非平坦晶體管鰭112和微電子基底102之上。第一介電材料層152可進行平坦化以暴露犧牲柵極的上表面148(如圖11所示)。通過本領域中已知的任何技術可以實現第一介電材料層152的平坦化，其包括但不限于化學機械拋光(CMP)。

如圖12所示，可以去除圖11的犧牲柵極136而形成柵極溝道154。可通過本領域中已知的任何技術，例如選擇性蝕刻來去除犧牲柵極136。如圖13所示，可以形成柵極介電層124(另如圖1所示)，其與非平坦晶體管鰭112鄰接，這是如前面所討論的。形成柵極電極124的材料和方法已經在前面討論。

如圖14所示，NMOS功函數材料156可以共形沉積在柵極溝道154內。NMOS功函數材料156可以包含包括鋁、鈦和碳的組合物。在一個實施方案中，NMOS功函數材料156可以包括約20-40重量％的鋁、約30-50重量％的鈦和約10-30重量％的碳。在另一個實施方案中，NMOS功函數材料156可以包括約33重量％的鋁、約43重量％的鈦和約24重量％的碳。NMOS功函數材料156可通過ALD工藝進行共形沉積以提供良好的非平坦晶體管鰭112的覆蓋，并且在柵極溝道154周圍實現均勻的閾電壓，這是本領域技術人員將會理解的。另外可理解的是，可以調節鋁與鈦的比例以調節非平坦晶體管100的功函數，而碳可以是ALD方法的人造產物，而不是加入的組分。

如圖15所示，柵極填充阻擋物158可以共形沉積在NMOS功函數材料156上。柵極填充阻擋物158可以是含鈦的材料，其包括但不限于基本上純的鈦和氮化鈦等。柵極填充阻擋物158可以由任何已知的技術形成。在一個實施方案中，柵極填充阻擋物158可以是通過化學氣相沉積工藝形成的氮化鈦，包括在約400℃下用等離子體致密化的四(二甲氨基)鈦(TDMAT)的分解。在另一個實施方案中，柵極填充阻擋物158可以是通過原子層沉積工藝形成的氮化鈦，包括在約300℃下的氯化鈦(TiCl)和氨(NH₃)的脈沖。在另一個實施方案中，柵極填充阻擋物158可以是鈦和氮化鈦的雙層，其中鈦層可通過物理氣相沉積形成，而氮化鈦可以如以上所討論地形成。柵極阻擋物層158可以允許在隨后的步驟中使用六氟化鎢來沉積鎢，以防止氟侵蝕。在鈦/氮化鈦雙層中使用鈦層可以對可能通過氮化鈦層擴散的任何氟起吸氣劑的作用。

如圖16所示，鎢柵極填充材料162可以沉積在柵極填充阻擋物158上。鎢柵極填充材料162可通過本領域中已知的任何技術形成。在一個實施方案中，可以形成成核層，如在約300℃下經脈沖的二硼烷和六氟化鎢，隨后在約395℃下通過六氟化鎢與氫反應而生長塊狀鎢(bulk tungsten)。在一個實施方案中，鎢柵極填充材料162為含鎢材料。在另一個實施方案中，鎢柵極填充材料162為基本上純的鎢。

如圖17所示，可以去除過量的鎢柵極填充材料162(例如不在圖16的柵極溝道154內的鎢柵極填充材料162)而形成非平坦晶體管柵極電極126(參見圖1)。通過本領域中已知的任何技術可以去除過量的鎢柵極填充材料162，其包括但不限于化學機械拋光(CMP)、蝕刻等。

如圖18所示，可以去除一部分非平坦晶體管柵極電極126而形成凹陷164和下凹的非平坦晶體管柵極166。可通過任何已知的技術實現去除，其包括但不限于濕法刻蝕或干法刻蝕。在一個實施方案中，可以結合干法蝕刻和濕法蝕刻產生形成凹陷。例如，鎢柵極填充材料162可以用六氟化硫的干法蝕刻產生凹陷，而NMOS功函數材料156可以用隨后的濕法蝕刻產生凹陷。

如圖19所示，可以沉積帽蓋介電材料168以填充圖18的凹陷164。帽蓋介電材料168可以是任何合適的材料，其包括但不限于氮化硅(Si₃N₄)和碳化硅(SiC)，并且可通過任何合適的沉積技術形成。帽蓋介電材料168可被平坦化以去除過量的帽蓋介電材料168(例如不在圖16的凹陷內的帽蓋介電材料168)，從而如圖20所示，在下凹的非平坦晶體管柵極166上和柵極間隔件144之間形成帽蓋介電結構170。通過本領域中已知的任何技術可以去除過量的帽蓋介電材料168，其包括但不限于化學機械拋光(CMP)、蝕刻等。

如圖21所示，第二介電材料層172可以沉積在第一介電材料層152、柵極間隔件144和帽蓋介電結構170之上。第二介電材料層172可通過任何已知的沉積技術由任何合適的介電材料形成，其包括但不限于二氧化硅(SiO₂)、氮氧化硅(SiO_xN_y)和氮化硅(Si₃N₄)。如圖22所示，蝕刻掩模174可以例如通過熟知的蝕刻方法用至少一個開口176在第二介電材料層172上圖案化。

如圖23所示，通過蝕刻穿過圖24的蝕刻掩模開口176，通過第一介電材料層152和第二介電材料層172而形成接觸開口182，從而暴露一部分源/漏極區150。如圖24所示，然后可以去除圖23的蝕刻掩模174。在一個實施方案中，第一介電材料層152和第二介電材料層172不同于柵極間隔件144和帽蓋介電結構170兩者的介電材料，使得第一介電材料層152和第二介電層172的蝕刻可以對柵極間隔件144和帽蓋介電結構170有選擇性(即蝕刻得更快)。本領域中稱其為自排列(self-aligning)。

如圖25所示，導電接觸材料188可以沉積在圖23的接觸開口182中。導電接觸材料188可以包括，但不限于多晶硅、鎢、釕、鈀、鉑、鈷、鎳、鉿、鋯、鈦、鉭、鋁、碳化鈦、碳化鋯、碳化鉭、碳化鉿、碳化鋁、其它金屬碳化物、金屬氮化物和金屬氧化物。可理解的是，各種粘合層、阻擋物層、硅化物層和/或導電層可以在導電接觸材料188沉積之前共形布置或形成在圖23的接觸開口182中。

如圖26所示，可以去除圖27的過量導電接觸材料188(例如不在圖24的接觸開口182內的導電接觸材料188)以形成源/漏極觸點190。通過本領域中已知的任何技術可以去除過量的導電接觸材料188，其包括但不限于化學機械拋光(CMP)、蝕刻等。

如前面所討論的，在一個實施方案中，第一介電材料層152和介電材料層168不同于柵極間隔件144和帽蓋介電結構170兩者的介電材料，使得第一介電材料層152和第二介電層168的蝕刻可以對柵極間隔件144和帽蓋介電結構170有選擇性(即蝕刻得更快)。由此，下凹的非平坦晶體管柵極166在接觸開口182的形成過程中受保護。這可以使得形成尺寸相對較大的源/漏極觸點190，其可以增加晶體管驅動電流的性能，而沒有在源/漏極觸點190和下凹的非平坦晶體管柵極166之間短路的危險。

盡管本說明書涉及非平坦的NMOS晶體管，但可理解的是，結合非平坦NMOS晶體管的集成電路也可以包括非平坦的PMOS晶體管。因此，制造非平坦NMOS晶體管的工藝可以結合入整個集成電路制造工藝中。

在一個實施方案中，如圖27中的流程圖的工藝200所示，根據圖2-13形成結構之后，如方框210中所述，PMOS功函數材料，例如氮化鈦可被沉積在柵極溝道中。如方框220中所述，可以例如通過抗蝕劑圖案化和蝕刻，在制造NMOS柵極的區域內去除一部分PMOS功函數材料，這是本領域已知的。然后可以從圖14開始繼續該工藝，例如在沉積NMOS功函數材料的同時，使圖案化的抗蝕劑留在原位。

在一個實施方案中，如圖28中的流程圖的工藝300所示，根據圖2-14形成結構之后，如本領域所知，可以例如通過抗蝕劑圖案化和蝕刻，可以去除用于PMOS制造的區域內的一部分NMOS功函數材料。如方框310中所述，PMOS功函數材料，例如氮化鈦可被沉積在柵極溝道中，如方框320中所述。然后可以從圖15開始繼續該工藝。可理解的是，可以不要求獨立形成柵極填充阻擋物158(如圖15所示)，因為沉積在方框310中的PMOS功函數也可以起柵極填充阻擋物158的作用。

可理解的是，本說明書的主題不必限于圖1-28中所述的特定應用。所述主題可以應用于其它的微電子器件制造應用，正如本領域技術人員所能理解的。

雖然已經以詳細的本發明實施方案進行描述，可理解的是，隨附的權利要求所限定的本發明不受上述描述所闡述的具體細節的限制，因為其可以有許多明顯的變化，而不會背離其精神和范圍。