一種基于倒裝焊工藝的芯片封裝結構的制作方法

本實用新型屬于半導體封裝領域，尤其涉及一種基于倒裝焊工藝的芯片封裝結構。

背景技術：

目前，芯片的封裝工藝一般采用傳統打線封裝(Wire Bonding)工藝或者倒裝焊芯片(Flip Chip)封裝工藝。

但是，由于采用傳統打線封裝工藝制作的芯片其內引線較長，導致引腳電阻和電感增加，嚴重影響了電路性能，不適合高品質的功率集成電路的封裝需求；

而采用倒裝焊芯片封裝工藝制作的芯片雖然大大提高了電路性能，但是與傳統打線封裝工藝相比，由于銅柱高，導致封裝成本過高，阻礙了產品的推廣應用。

技術實現要素：

本實用新型實施例的目的在于提供一種基于倒裝焊工藝的芯片封裝結構，旨在解決目前芯片封裝結構電路性能差、成本高的問題。

本實用新型實施例是這樣實現的，一種基于倒裝焊工藝的芯片封裝結構，所述芯片封裝結構包括完成布線工藝后的晶圓、芯片內引腳和芯片外引腳，其特征在于，所述芯片內引腳與晶圓連接且高度低于所述芯片外引腳，所述芯片內引腳通過一高度引接橋與所述芯片外引腳連接，所述高度引接橋為金屬材料，所述芯片內引腳為高度在20-30um范圍內的金屬柱狀結構。

進一步地，所述芯片內引腳為在芯片金屬布線工藝完成后通過標準的銅制程工藝形成的銅柱。

更進一步地，所述高度引接橋為一片層狀階梯結構，所述階梯結構在芯片封裝邊緣具有一個直角階梯，所述直角階梯的高階上表面與所述芯片外引腳的上表面水平連接，所述直角階梯的低階下表面連接在所述芯片內引腳的頂部上。

更進一步地，所述高度引接橋為通過金屬沖壓或者電鍍工藝形成的厚度在80微米到200微米之間的薄銅層。

更進一步地，所述高度引接橋為一軸對稱橋狀結構，所述橋狀結構包括中間的橋身部位和橋身部位兩側的橋梁部位，所述橋狀結構的兩側橋梁部位為厚度與所述芯片外引腳厚度相同的長條體結構，所述橋狀結構的兩側橋梁部位通過對外引腳延長制作而成，所述橋狀結構的橋身部位為厚度小于兩側橋梁部位的片狀結構，所述橋狀結構的橋身部位經對延長制作的外引腳中間部分減薄處理而成，所述橋狀結構的一側橋梁部位的上表面與所述芯片外引腳的上表面水平連接，所述橋狀結構的另一側橋梁部位的下表面連接在所述芯片內引腳的頂部上。

更進一步地，所述橋狀結構的橋身部位厚度為40微米到100微米之間，所述橋狀結構的一側橋梁、中間橋身、另一側橋梁的長度比例為1：1：1到1：1：2之間。

本實用新型實施例通過優化TSOT/QFN/QFP等封裝內引腳的形狀，降低了芯片上銅柱的高度，可降低功率集成電路大電流引腳的引線電阻和電感，同時還節省了銅柱的生成材料，并大幅降低功率集成電路的制造成本。

附圖說明

圖1為本實用新型第一實施例提供的基于倒裝焊工藝的芯片封裝結構的示意圖；

圖2為本實用新型第二實施例提供的基于倒裝焊工藝的芯片封裝結構的示意圖。

具體實施方式

為了使本實用新型的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。此外，下面所描述的本實用新型各個實施方式中所涉及到的技術特征只要彼此之間未構成沖突就可以相互組合。

本發明實施例提出一種基于倒裝焊工藝的芯片封裝結構，該芯片封裝結構包括完成布線工藝后的晶圓、芯片內引腳和芯片外引腳，芯片內引腳與晶圓連接且高度低于所述芯片外引腳，芯片內引腳通過一高度引接橋與芯片外引腳連接，高度引接橋為金屬材料，芯片內引腳為高度在20-30um范圍內的金屬柱狀結構。

優選地，該芯片內引腳可以為一銅柱，在芯片金屬布線工藝完成后通過標準的銅制程(RDL)工藝形成。

本實用新型實施例是這樣實現的，在進行封裝工藝之前，需要先在晶圓上生長20-30um厚度的銅Cu RDL層，然后通過刻蝕在芯片內引腳位置形成一銅柱，然后通過工藝形成上述高度引接橋和芯片外引腳結構，形成TSOT/QFN/QFP封裝框架，最后進行倒裝焊芯片封裝

在本發明實施例中，通過優化TSOT/QFN/QFP等封裝的內引腳的形狀，降低了芯片上銅柱的高度，從而降低了功率集成電路大電流引腳的引線電阻和電感，同時還節省了銅柱的生成材料，大幅降低功率集成電路的制造成本。

以下通過具體實施例進行說明。

圖1示出了本實用新型第一實施例提供的基于倒裝焊工藝的芯片封裝結構，為了便于說明，僅示出了與本實用新型相關的部分。

作為本發明一實施例，芯片內引腳100通過一高度引接橋200與芯片外引腳300連接，該高度引接橋200為一片層狀階梯結構，階梯結構在芯片封裝邊緣具有一個直角階梯201，直角階梯201的高階202上表面與芯片外引腳300的上表面水平連接，直角階梯201的低階203下表面連接在芯片內引腳100的頂部上。

優選地，高度引接橋為橋身部位厚度為40微米到100微米之間的薄銅層。

在本實用新型實施例中，由于TSOT/QFN/QFP封裝的內引腳在芯片邊緣形成一個向下的轉角，從而降低了接觸芯片上銅柱(Cu Pilliar)所需的高度，目前現有倒裝焊工藝制作的銅柱高度大概在50-100um之間，而制作50-100um高度的銅柱必須采用專門的晶圓Bumping工藝進行加工，導致制作成本很高，而本發明實施例可以將銅柱降低至20-30um之間，遠遠低于現有的銅柱高度，因此采用標準的銅制程(RDL)就可以完成，無需專門的晶圓Bumping工藝進行加工，而標準的銅制程(RDL)的制作成本大大低于專門的晶圓Bumping工藝，從而大幅降低了制作成本。

本實用新型實施例通過優化TSOT/QFN/QFP等封裝內引腳的形狀，降低了芯片上銅柱(Cu Pillar)的高度，不但降低了功率集成電路(Power IC)大電流引腳的引線電阻和電感，同時還節省了銅柱的生成材料，并大幅降低功率集成電路的制造成本。

圖2示出了本實用新型第二實施例提供的基于倒裝焊工藝的芯片封裝結構，為了便于說明，僅示出了與本實用新型相關的部分。

作為本發明一實施例，芯片內引腳100通過一高度引接橋200與芯片外引腳300連接，該高度引接橋200為一軸對稱橋狀結構，橋狀結構包括中間的橋身部位205和橋身部位兩側的橋梁部位204，橋狀結構的兩側橋梁部位204為厚度與芯片外引腳300厚度相同的長條體結構，橋狀結構的兩側橋梁部位通過對外引腳延長制作而成，橋狀結構的橋身部位205為厚度小于兩側橋梁部位204的片狀結構，橋狀結構的橋身部位經對延長制作的外引腳中間部分減薄處理而成，橋狀結構的一側橋梁部位的上表面與芯片外引腳的上表面水平連接，橋狀結構的另一側橋梁部位的下表面連接在芯片內引腳的頂部上。

優選地，該橋狀結構的橋身部位厚度在40微米到100微米范圍之間，所述橋狀結構的一側橋梁、中間橋身、另一側橋梁的長度比例為1：1：1到1：1：2之間。

在本發明實施例中，可以將TSOT/QFN/QFP封裝的芯片外引腳300一直伸到芯片銅柱100的上方，并在中間部分進行減薄處理，形成一個狀如橋梁的結構。

本實用新型實施例通過優化TSOT/QFN/QFP等封裝內引腳的形狀，降低了芯片上銅柱的高度，可降低功率集成電路大電流引腳的引線電阻和電感，同時還節省了銅柱的生成材料，并大幅降低功率集成電路的制造成本。

以上僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本實用新型的保護范圍之內。