鰭型場效晶體管的制作方法

本發明的實施例涉及一種鰭型場效晶體管。

背景技術：

隨著半導體裝置的大小不斷按比例縮減，已開發出三維多柵極結構(例如鰭型場效晶體管(fin-typefieldeffecttransistor，finfet))以取代平面的互補金屬氧化物半導體(complementarymetaloxidesemiconductor，cmos)裝置。鰭型場效晶體管的結構性特征為從襯底的表面直立延伸的硅系鰭，且包繞于由所述鰭形成的導電溝道周圍的柵極進一步提供對所述溝道的更好的電性控制。

目前，用于鰭型場效晶體管的外延源極及漏極是在鰭凹陷工藝之后形成。外延應變源極及漏極需要嵌于柵極堆疊結構中，以增強鰭型場效晶體管的裝置升壓(deviceboost)。在形成針對成長外延源極及漏極而形成的鰭凹陷期間，所述鰭凹陷的橫向尺寸及深度同時增加。然而，當所述鰭凹陷的深度增加時，可能出現子鰭泄漏路徑(sub-finleakagepath)。

技術實現要素：

本發明的實施例提出一種鰭型場效晶體管，包括柵極堆疊結構、嵌于所述柵極堆疊結構中的半導體鰭、源極及漏極。所述半導體鰭沿所述柵極堆疊結構的寬度方向延伸且具有分別在所述柵極堆疊結構的側壁處暴露出的第一凹部及第二凹部。所述源極及漏極配置于所述柵極堆疊結構的兩個相對側。所述源極包括嵌于所述第一凹部中的第一凸脊部分，且所述漏極包括嵌于所述第二凹部中的第二凸脊部分，其中所述第一凸脊部分及所述第二凸脊部分沿所述半導體鰭的高度方向延伸。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1a至圖1h是根據某些實施例的半導體裝置的p型鰭型場效晶體管的制作方法的立體圖。

圖2a至圖2h是根據某些實施例的半導體裝置的n型鰭型場效晶體管的制作方法的立體圖。

圖3a是圖1h中的p型鰭型場效晶體管的剖視圖。

圖3b是圖2h中的n型鰭型場效晶體管的剖視圖。

[符號的說明]

100：襯底

100a：圖案化襯底

102a：墊層

102a’：圖案化墊層

102b：掩模層

102b’：圖案化掩模層

104：圖案化光刻膠層

106：溝槽

108a：第一半導體鰭

108a’：半導體鰭

108b：第二半導體鰭

108b’：半導體鰭

110：絕緣材料

110’：經拋光的絕緣材料

110a：絕緣體

112a：第一柵極介電層

112b：第二柵極介電層

116a：第一間隔壁

116b：第二間隔壁

120：第一柵極

120a：第一功函數金屬

120b：第一主金屬

122：第二柵極

122a：第二功函數金屬

122b：第二主金屬

124a：第一介電頂蓋

124b：第二介電頂蓋

c1：第一凹部

c2：第二凹部

c3：第三凹部

c4：第四凹部

d1：第一漏極

d2：第二漏極

dr1、dr2：長度方向

gs1：第一柵極堆疊結構

gs2：第二柵極堆疊結構

m1：第一主部分

m2：第二主部分

ms1、ms2：第一主表面

ms3、ms4：第二主表面

r1：第一凸脊部分

r2：第二凸脊部分

r3：第一圓弧突出部分

r4：第二圓弧突出部分/圓弧突出部分

rl1：第一凸脊線

rl2：第二凸脊線

s1：第一源極

s2：第二源極

sw1、sw2：側壁

t1、t2、t3、t4：頂表面

th1、th2：最大厚度

具體實施方式

以下公開內容提供用于實作所提供主題的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成有附加特征、進而使得所述第一特征與所述第二特征可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重復參考編號及/或字母。這種重復是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。

此外，為易于說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特征與另一(其他)元件或特征的關系。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處于其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

本發明的實施例闡述鰭型場效晶體管的示例性制作工藝。在本發明的某些實施例中可在塊狀硅(bulksilicon)襯底上形成鰭型場效晶體管。再者，作為替代形式，可在絕緣體上硅(silicon-on-insulator，soi)襯底或絕緣體上鍺(germanium-on-insulator，goi)襯底上形成鰭型場效晶體管。此外，根據實施例，所述硅襯底可包括其他導電層或其他半導體元件(例如晶體管、二極管等)。所述實施例在本上下文中不受限制。

圖1a至圖1h是根據某些實施例的半導體裝置的p型鰭型場效晶體管的制作方法的立體圖，且圖2a至圖2h是根據某些實施例的半導體裝置的n型鰭型場效晶體管的制作方法的立體圖。

參照圖1a及圖2a，提供襯底100。在某些實施例中，襯底100包括晶體硅襯底(例如，晶片)。根據設計要求，襯底100可包括n型摻雜區及p型摻雜區。圖1a中所示的襯底100的部分被摻雜以p型摻雜劑，而圖2a中所示的襯底100的部分被摻雜以n型摻雜劑。舉例來說，所述p型摻雜劑可為硼或bf2或者其組合，而所述n型摻雜劑可為磷、砷或其組合。在某些實施例中，包括n型摻雜區及p型摻雜區的襯底100可為n型襯底或p型襯底，所述n型襯底具有形成于其中的p型摻雜區(例如，p井)，所述p型襯底具有形成于其中的n型摻雜區(例如，n井)。在某些替代實施例中，包括n型摻雜區及p型摻雜區的襯底100可由下列制成：其他合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化硅、砷化銦或磷化銦；或者合適的合金半導體，例如碳化硅鍺、磷化鎵砷或磷化鎵銦。

在某些實施例中，在襯底100的p型摻雜區(在圖1a中示出)及n型摻雜區(在圖2a中示出)上依序形成墊層102a及掩模層102b。墊層102a可為例如由熱氧化(thermaloxidation)工藝形成的氧化硅薄膜。墊層102a可作為襯底100與掩模層102b之間的粘著層。墊層102a也可作為刻蝕掩模層102b的刻蝕終止層。舉例來說，掩模層102b是通過低壓化學氣相沉積(low-pressurechemicalvapordeposition，lpcvd)或等離子體增強型化學氣相沉積(plasmaenhancedchemicalvapordeposition，pecvd)而形成的氮化硅層。掩模層102b在后續光刻(photolithography)工藝期間被用作硬掩模。接著，在掩模層102b上形成具有預定圖案的圖案化光刻膠層104。

參照圖1a至圖1b以及圖2a至圖2b，依序刻蝕未被圖案化光刻膠層104覆蓋的掩模層102b及墊層102a，以形成圖案化掩模層102b’及圖案化墊層102a’，從而暴露出下面的襯底100。利用圖案化掩模層102b’、圖案化墊層102a’及圖案化光刻膠層104作為掩模，將襯底100圖案化以形成圖案化襯底100a。刻蝕襯底100被圖案化掩模層102b’、圖案化墊層102a’及圖案化光刻膠層104暴露出的部分，以形成溝槽106、形成于p型區(在圖1b中示出)中的至少一個第一半導體鰭108a及形成于n型區(在圖2b中示出)中的至少一個第二半導體鰭108b。第一半導體鰭108a是p型半導體鰭，且第二半導體鰭108b是n型半導體鰭。圖1b中所示的第一半導體鰭108a的數目以及圖2b中所示的第二半導體鰭108b的數目僅用于說明，在某些替代實施例中，根據實際設計要求，可形成兩個或更多個第一半導體鰭108a及第二半導體鰭108b。在將襯底100圖案化之后，第一半導體鰭108a及第二半導體鰭108b被圖案化掩模層102b’、圖案化墊層102a’及圖案化光刻膠層104覆蓋。形成于襯底100的p型區(在圖1b中示出)中的兩個鄰近的溝槽106通過第一半導體鰭108a彼此間隔開，且形成于襯底100的n型區(在圖2b中示出)中的兩個鄰近的溝槽106通過第二半導體鰭108b彼此間隔開。

第一半導體鰭108a的高度、第二半導體鰭108b的高度及溝槽106的深度介于約5nm至約500nm的范圍內。在形成第一半導體鰭108a、第二半導體鰭108b及溝槽106之后，接著移除圖案化光刻膠層104。在一個實施例中，可進行清洗(cleaning)工藝來移除圖案化襯底100a的天然氧化物。可利用經稀釋的氫氟(dilutedhydrofluoric，dhf)酸或其他合適的清洗溶液來進行所述清洗工藝。

參照圖1b至圖1c及圖2b至圖2c，在圖案化襯底100a之上形成絕緣材料110，以覆蓋形成于p型區(在圖1c中示出)中的第一半導體鰭108a及形成于n型區(在圖2c中示出)中的第二半導體鰭108b。此外，絕緣材料110填充溝槽106。除第一半導體鰭108a及第二半導體鰭108b之外，絕緣材料110進一步覆蓋圖案化墊層102a’及圖案化掩模層102b’。舉例來說，絕緣材料110包括氧化硅、氮化硅、氮氧化硅、旋涂(spin-on)介電材料或低介電常數的介電材料。可通過高密度等離子體化學氣相沉積(high-density-plasmachemicalvapordeposition，hdp-cvd)、次大氣壓化學氣相沉積(sub-atmosphericcvd，sacvd)或旋涂來形成絕緣材料110。

參照圖1c至圖1d及圖2c至圖2d，舉例來說，進行化學機械拋光工藝來移除絕緣材料110的一部分、圖案化掩模層102b’及圖案化墊層102a’，直至暴露出第一半導體鰭108a的頂表面t1及第二半導體鰭108b的頂表面t2為止。如圖1d及圖2d中所示，在對絕緣材料110進行拋光之后，形成經拋光的絕緣材料110’，且經拋光的絕緣材料110’的頂表面t3與第一半導體鰭108a的頂表面t1及第二半導體鰭108b的頂表面t2實質上共平面。

參照圖1d至圖1e及圖2d至圖2e，通過刻蝕工藝局部地移除經拋光的絕緣材料110’，進而在圖案化襯底100a上形成絕緣體110a，且每一絕緣體110a對應地位于其中一個溝槽106中。在某些實施例中，所述刻蝕工藝可為使用氫氟酸(hydrofluoricacid，hf)的濕刻蝕(wetetching)工藝或干刻蝕(dryetching)工藝。絕緣體110a的頂表面t4低于第一半導體鰭108a的頂表面t1及第二半導體鰭108b的頂表面t2。換句話說，第一半導體鰭108a及第二半導體鰭108b從絕緣體110a的頂表面t4突出，且因此暴露出第一半導體鰭108a的側壁sw1及第二半導體鰭108b的側壁sw2。

參照圖1e至圖1f及圖2e至圖2f，在形成絕緣體110a之后，形成第一柵極堆疊結構gs1及第二柵極堆疊結構gs2，以分別局部地覆蓋第一半導體鰭108a及第二半導體鰭108b。換句話說，第一半導體鰭108a的部分及第二半導體鰭108b的部分以及絕緣體110a的部分會被暴露出。

在某些實施例中，第一柵極堆疊結構gs1包括第一柵極120、第一柵極介電層112a及一對第一間隔壁116a，而第二柵極堆疊結構gs2包括第二柵極122、第二柵極介電層112b及一對第二間隔壁116b。第一柵極120配置于第一柵極介電層112a之上。第一柵極介電層112a局部地覆蓋第一半導體鰭108a且夾于第一半導體鰭108a與第一柵極120之間。所述第一間隔壁116a配置于第一柵極介電層112a之上且沿第一柵極120的側壁延伸。第二柵極122配置于第二柵極介電層112b之上。第二柵極介電層112b局部地覆蓋第二半導體鰭108b且夾于第二半導體鰭108b與第二柵極122之間。所述第二間隔壁116b配置于第二柵極介電層112b之上且沿第二柵極122的側壁延伸。

在某些替代實施例中，第一柵極堆疊結構gs1可進一步包括形成于所述第一間隔壁116a之間的第一介電頂蓋124a，且第二柵極堆疊結構gs2可進一步包括形成于所述第二間隔壁116b之間的第二介電頂蓋124b。形成于所述第一間隔壁116a之間的第一介電頂蓋124a覆蓋第一柵極120，且形成于所述第二間隔壁116b之間的第二介電頂蓋124b覆蓋第二柵極122。如圖1f及圖2f中所示，第一介電頂蓋124a的最大厚度th1小于第二介電頂蓋124b的最大厚度th2。

在某些實施例中，舉例來說，第一柵極介電層112a與第二柵極介電層112b是由相同的介電材料制成。第一柵極介電層112a及第二柵極介電層112b可包含氧化硅、氮化硅、氮氧化硅或高介電常數的介電質。高介電常數的介電質包括金屬氧化物。用于高介電常數的介電質的金屬氧化物的實例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物及/或其混合物。在一個實施例中，柵極介電層112是厚度在約0.2nm至50nm范圍內的高介電常數介電層。可通過例如原子層沉積(atomiclayerdeposition，ald)、化學氣相沉積(chemicalvapordeposition，cvd)、物理氣相沉積(physicalvapordeposition，pvd)、熱氧化或紫外臭氧氧化(uv-ozoneoxidation)等合適的工藝來形成第一柵極介電層112a及第二柵極介電層112b。

在某些實施例中，所述第一間隔壁116a及所述第二間隔壁116b是由例如氮化硅或sicon等相同的介電材料形成。舉例來說，所述第一間隔壁116a及所述第二間隔壁116b可包括單層結構或多層結構。

第一柵極120及第二柵極122的長度方向dr1不同于第一半導體鰭108a及第二半導體鰭108b的長度方向dr2。在某些實施例中，第一柵極120及第二柵極122的長度方向dr1垂直于第一半導體鰭108a及第二半導體鰭108b的長度方向dr2。圖1f及圖2f中所示的第一柵極120及第二柵極122的數目僅用于說明，在某些替代實施例中，可根據實際設計要求形成更多的柵極堆疊結構。

為了與第一半導體鰭108a的特性及第二半導體鰭108b的特性匹配，且為了降低p型鰭型場效晶體管及n型鰭型場效晶體管的閾值電壓(thresholdvoltage)，第一柵極120的功函數大于第二柵極122的功函數。第一柵極120包含配置于柵極介電層112上的第一功函數金屬120a及嵌于第一功函數金屬120a中的第一主金屬120b。第二柵極122包含配置于柵極介電層112上的第二功函數金屬122a及嵌于第二功函數金屬122a中的第二主金屬122b。

在某些實施例中，可通過以下步驟形成第一柵極120：依序沉積第一功函數金屬層及第一主金屬層；局部地對所述第一功函數金屬層及所述第一主金屬層進行拋光；以及通過刻蝕工藝局部地移除所述第一功函數金屬層及所述第一主金屬層，以形成第一柵極120及位于所述第一間隔壁116a之間的第一柵極凹陷。第一介電頂蓋124a填充所述第一柵極凹陷并覆蓋第一柵極120。舉例來說，通過ar、o2、n2、he、so2、cl2、sicl4、sf6、bcl3、nf3、hbr、ch4、cf4、chf3、ch2f2、ch3f、c4f8、cxhyfz(x>0，y>0，z>0)或其組合對所述第一功函數金屬層及所述第一主金屬層進行回蝕(back-etch)。如圖1f中所示，由于刻蝕選擇性，與所述第一主金屬層相比，對所述第一功函數金屬層的刻蝕更為高效，所以第一主金屬120b會從第一功函數金屬120a的頂表面突出。

相似地，可通過以下步驟形成第二柵極122：依序沉積第二功函數金屬層及第二主金屬層；局部地對所述第二功函數金屬層及所述第二主金屬層進行拋光；以及通過另一刻蝕工藝局部地移除所述第二功函數金屬層及所述第二主金屬層，以形成第二柵極122及位于所述第二間隔壁116b之間的第二柵極凹陷。第二介電頂蓋124b填充所述第二柵極凹陷并覆蓋第二柵極122。舉例來說，通過ar、o2、n2、he、so2、cl2、sicl4、sf6、bcl3、nf3、hbr、ch4、cf4、chf3、ch2f2、ch3f、c4f8、cxhyfz(x>0，y>0，z>0)或其組合對所述第二功函數金屬層及所述第二主金屬層進行回蝕。如圖2f中所示，由于刻蝕選擇性，與所述第二主金屬層相比，對所述第二功函數金屬層的刻蝕更為高效，所以第二主金屬122b會從第二功函數金屬122a的頂表面突出。

在某些實施例中，第一柵極120的第一主金屬120b及第二柵極122的第二主金屬122b可由相同的材料制成且具有相同的功函數；并且第一功函數金屬120a的功函數可大于第二功函數金屬122a的功函數。舉例來說，第一功函數金屬120a的功函數可大于第一主金屬120b的功函數，而第二功函數金屬122a的功函數可小于第二主金屬122b的功函數。在某些實施例中，具有較高的功函數(例如，5.5ev)的第一功函數金屬120a可包括鉭(ta)、氮化鉭(tan)、氮化鈦(tin)或其組合，且具有較低的功函數(例如，4ev)的第二功函數金屬122a可包括鉭(ta)、氮化鉭(tan)、氮化鈦(tin)或其組合；并且第一主金屬120b及第二主金屬122b包括鎢(w)等。舉例來說，第一主金屬120b及第二主金屬122b的功函數可為4.5ev。

參照圖1f至圖1g、圖2f至圖2g、圖3a及圖3b，在形成第一柵極堆疊結構gs1及第二柵極堆疊結構gs2之后，對第一半導體鰭108a進行第一鰭凹陷工藝(fin-recessingprocess)，以局部地移除第一半導體鰭108a的未被第一柵極堆疊結構gs1覆蓋的部分。在進行所述第一鰭凹陷工藝之后，在某些實施例中，如圖1g中所示，通過刻蝕工藝將第一半導體鰭108a進一步圖案化以形成p型的半導體鰭108a’。第一鰭凹陷工藝的刻蝕配方(recipe)如下。刻蝕劑包括n2、o2、he、ar、ch4、cf4、hbr、ch3f、chf3、bcl3、cl2、nf3、so2、sf6、sicl4或其組合；功率在100w至1500w的范圍內；工藝溫度在10攝氏度至80攝氏度的范圍內；且壓力在1mtorr至75mtorr的范圍內。在某些實施例中，進行多個刻蝕步驟來控制p型的半導體鰭108a’的輪廓。

如圖1g及圖3a中所示，半導體鰭108a’沿第一柵極堆疊結構gs1的寬度方向(即，長度方向dr2)延伸且具有分別在第一柵極堆疊結構gs1的側壁處暴露出的第一凹部c1及第二凹部c2。在某些實施例中，舉例來說，第一凹部c1及第二凹部c2是v形凹部。換句話說，第一凹部c1及第二凹部c2是具有v形底表面的凹部。

在形成第一柵極堆疊結構gs1及第二柵極堆疊結構gs2之后，對第二半導體鰭108b進行第二鰭凹陷工藝，以局部地移除第二半導體鰭108b的未被第二柵極堆疊結構gs2覆蓋的部分。在進行所述第二鰭凹陷工藝之后，在某些實施例中，如圖2g中所示，通過刻蝕工藝將第二半導體鰭108b進一步圖案化而形成n型的半導體鰭108b’。第二鰭凹陷工藝的刻蝕配方如下：刻蝕劑包括n2、o2、he、ar、ch4、cf4、hbr、ch3f、chf3、bcl3、cl2、nf3、so2、sf6、sicl4或其組合；功率在100w至1500w的范圍內；工藝溫度在10攝氏度至80攝氏度的范圍內；且壓力在1mtorr至75mtorr的范圍內。

如圖2g及圖3b中所示，半導體鰭108b’沿第二柵極堆疊結構gs2的寬度方向(即，長度方向dr2)延伸且具有分別在第二柵極堆疊結構gs2的側壁處暴露出的第三凹部c3及第四凹部c4。在某些實施例中，舉例來說，第三凹部c3及第四凹部c4是具有圓弧底表面的凹部。

應注意，上述第一鰭凹陷工藝及第二鰭凹陷工藝的順序不受限制。在某些實施例中，可在第二鰭凹陷工藝之前進行第一鰭凹陷工藝。舉例來說，第二半導體鰭108b在第一鰭凹陷工藝(即，半導體鰭108a’的形成)期間受到圖案化光刻膠的保護，且所形成的半導體鰭108a’在第二鰭凹陷工藝(即，半導體鰭108b’的形成)期間受到另一圖案化光刻膠的保護。在某些替代實施例中，可在第二鰭凹陷工藝之后進行第一鰭凹陷工藝。舉例來說，第一半導體鰭108a在第二鰭凹陷工藝(即，半導體鰭108b’的形成)期間受到圖案化光刻膠的保護，且所形成的半導體鰭108b’在第一鰭凹陷工藝(即，半導體鰭108a’的形成)期間受到另一圖案化光刻膠的保護。

參照圖1g至圖1h、圖2g至圖2h、圖3a及圖3b，在進行第一鰭凹陷工藝及第二鰭凹陷工藝之后，在第一柵極堆疊結構gs1的兩個相對側形成第一源極s1及第一漏極d1，而在第二柵極堆疊結構gs2的兩個相對側形成第二源極s2及第二漏極d2。在某些實施例中，通過外延工藝形成第一源極s1、第一漏極d1、第二源極s2及第二漏極d2。舉例來說，第一源極s1及第一漏極d1從半導體鰭108a’選擇性地成長，而第二源極s2及第二漏極d2從半導體鰭108b’選擇性地成長。

舉例來說，第一源極s1及第一漏極d1的材料可為通過低壓化學氣相沉積工藝進行外延成長的硅鍺(sige)，而第二源極s2及第二漏極d2的材料可為通過低壓化學氣相沉積工藝進行外延成長的碳化硅(sic)。通過第一源極s1及第一漏極d1對被第一柵極堆疊結構gs1覆蓋的半導體鰭108a’進行應變或對被第一柵極堆疊結構gs1覆蓋的半導體鰭108a’施加應力，以增強p型鰭型場效晶體管的載流子遷移率及性能。通過第二源極s2及第二漏極d2對被第二柵極堆疊結構gs2覆蓋的半導體鰭108b’進行應變或對被第二柵極堆疊結構gs2覆蓋的半導體鰭108b’施加應力，以增強n型鰭型場效晶體管的載流子遷移率及性能。

如圖1h及圖3a中所示，第一源極s1包括第一主部分m1及從第一主部分m1突出的第一凸脊部分r1，其中第一凸脊部分r1嵌于第一凹部c1中且第一主部分m1分布于第一凹部c1的外部。第一漏極d1包括第二主部分m2及從第二主部分m2突出的第二凸脊部分r2，其中第二凸脊部分r2嵌于第二凹部c2中且第二主部分m2分布于第二凹部c2的外部。第一凸脊部分r1及第二凸脊部分r2沿半導體鰭108a’的高度方向延伸。在某些實施例中，半導體鰭108a’的第一凹部c1及柵極介電層112a具有用于容置并接觸第一凸脊部分r1的v形槽，且半導體鰭108a’的第二凹部c2及柵極介電層112a具有用于容置并接觸第二凸脊部分r2的另一v形槽。

第一源極s1的第一凸脊部分r1包括在第一凸脊部分r1的第一凸脊線rl1處互連的兩個第一主表面ms1、ms2。第一漏極d1的第二凸脊部分r2包括在第二凸脊部分r2的第二凸脊線rl2處互連的兩個第二主表面ms3、ms4。第一主表面ms1、ms2連接至或接觸半導體鰭108a’的第一凹部c1且第二主表面ms3、ms4連接至半導體鰭108a’的第二凹部c2。此外，舉例來說，第一主表面ms1、ms2之間的夾角及第二主表面ms3、ms4之間的夾角小于90度。

在某些實施例中，第一凸脊線rl1及第二凸脊線rl2沿半導體鰭108a’的高度方向延伸并指向半導體鰭108a’。此外，第一凸脊線rl1及第二凸脊線rl2接觸半導體鰭108a’。

如圖2h及圖3b中所示，第二源極s2包括嵌于第三凹部c3中的第一圓弧突出部分r3且第二漏極d2包括嵌于第四凹部c4中的第二圓弧突出部分r4。第一圓弧突出部分r3及第二圓弧突出部分r4沿半導體鰭108b’的高度方向延伸。在某些實施例中，半導體鰭108b’的第三凹部c3及柵極介電層112b具有用于容置第一圓弧突出部分r3的圓弧槽，且半導體鰭108b’的第四凹部c4及柵極介電層112b具有用于容置圓弧突出部分r4的另一圓弧槽。

參照圖3a及圖3b，由于第一凹部c1及第二凹部c2是通過相同的刻蝕工藝而形成，因此第一凹部c1與第二凹部c2的深度相同。相似地，由于第三凹部c3及第四凹部c4是通過相同的刻蝕工藝而形成，因此第三凹部c3與第四凹部c4的深度相同。應注意，第一凹部c1的深度及第二凹部c2的深度大于第三凹部c3的深度及第四凹部c4的深度。換句話說，第一凸脊部分r1的輪廓及第二凸脊部分r2的輪廓比第一圓弧突出部分r3的輪廓及第二圓弧突出部分r4的輪廓尖銳。因此，包括半導體鰭108b’的鰭型場效晶體管的裝置升壓得到增強。

在包括至少一個n型鰭型場效晶體管及至少一個p型鰭型場效晶體管的上述半導體裝置中，良率(yieldrate)及可靠性可得到增強。

根據本發明的某些實施例，提供一種鰭型場效晶體管，所述鰭型場效晶體管包括柵極堆疊結構、嵌于所述柵極堆疊結構中的半導體鰭、源極及漏極。所述半導體鰭沿所述柵極堆疊結構的寬度方向延伸且具有分別在所述柵極堆疊結構的側壁處暴露出的第一凹部及第二凹部。所述源極及漏極配置于所述柵極堆疊結構的兩個相對側。所述源極包括嵌于所述第一凹部中的第一凸脊部分且所述漏極包括嵌于所述第二凹部中的第二凸脊部分，其中所述第一凸脊部分及所述第二凸脊部分沿所述半導體鰭的高度方向延伸。

在所述的鰭型場效晶體管中，所述柵極堆疊結構包括：柵極；柵極介電層；以及一對間隔壁，配置于所述柵極的側壁上，所述半導體鰭嵌于所述柵極及所述一對間隔壁中，所述柵極介電層位于所述半導體鰭與所述一對間隔壁之間以及所述半導體鰭與所述柵極之間。

在所述的鰭型場效晶體管中，所述半導體鰭的所述第一凹部及所述柵極介電層具有用于容置所述第一凸脊部分的第一v形槽，且所述半導體鰭的所述第二凹部及所述柵極介電層具有用于容置所述第二凸脊部分的第二v形槽。

在所述的鰭型場效晶體管中，所述第一凸脊部分包括在所述第一凸脊部分的第一凸脊線處互連的兩個第一主表面，所述第二凸脊部分包括在所述第二凸脊部分的第二凸脊線處互連的兩個第二主表面，所述第一主表面連接至所述半導體鰭的所述第一凹部，且所述第二主表面連接至所述半導體鰭的所述第二凹部。

在所述的鰭型場效晶體管中，所述第一凸脊線及所述第二凸脊線沿所述半導體鰭的高度方向延伸。

在所述的鰭型場效晶體管中，所述第一凸脊線及所述第二凸脊線接觸所述半導體鰭。

在所述的鰭型場效晶體管中，所述第一主表面之間的夾角及所述第二主表面之間的夾角小于90度。

根據本發明的替代實施例，提供一種鰭型場效晶體管，所述鰭型場效晶體管包括柵極堆疊結構、嵌于所述柵極堆疊結構中的半導體鰭、源極及漏極。所述半導體鰭沿所述柵極堆疊結構的寬度方向延伸且具有分別在所述柵極堆疊結構的側壁處暴露出的第一v形凹部及第二v形凹部。所述源極及漏極配置于所述柵極堆疊結構的兩個相對側。所述源極包括第一主部分及從所述第一主部分突出的第一凸脊部分，且所述漏極包括第二主部分及從所述第二主部分突出的第二凸脊部分。所述第一凸脊部分及所述第二凸脊部分分別嵌于所述第一v形凹部及所述第二v形凹部中，其中所述第一凸脊部分及所述第二凸脊部分沿所述半導體鰭的高度方向延伸。

在所述的鰭型場效晶體管中，所述第一主部分及所述第二主部分分布于所述第一v形凹部及所述第二v形凹部的外部。

在所述的鰭型場效晶體管中，所述第一凸脊部分包括在所述第一凸脊部分的第一凸脊線處互連的兩個第一主表面，所述第二凸脊部分包括在所述第二凸脊部分的第二凸脊線處互連的兩個第二主表面，所述第一主表面連接至所述半導體鰭的所述第一v形凹部，且所述第二主表面連接至所述半導體鰭的所述第二v形凹部。

在所述的鰭型場效晶體管中，所述第一凸脊線及所述第二凸脊線沿所述半導體鰭的高度方向延伸。

在所述的鰭型場效晶體管中，所述第一凸脊線及所述第二凸脊線接觸所述半導體鰭。

在所述的鰭型場效晶體管中，所述第一主表面之間的夾角及所述第二主表面之間的夾角小于90度。

根據本發明的又一些替代實施例，提供一種半導體裝置，所述半導體裝置包括第一鰭型場效晶體管及第二鰭型場效晶體管。所述第一鰭型場效晶體管包括第一柵極堆疊結構、嵌于所述第一柵極堆疊結構中的第一半導體鰭、第一源極及第一漏極。所述第一半導體鰭沿所述第一柵極堆疊結構的寬度方向延伸且具有分別在所述第一柵極堆疊結構的側壁處暴露出的第一凹部及第二凹部。所述第一源極及所述第一漏極配置于所述第一柵極堆疊結構的兩個相對側。所述第一源極包括嵌于所述第一凹部中的第一凸脊部分且所述第一漏極包括嵌于所述第二凹部中的第二凸脊部分。所述第一凸脊部分及所述第二凸脊部分沿所述第一半導體鰭的高度方向延伸。所述第二鰭型場效晶體管包括第二柵極堆疊結構、嵌于所述第二柵極堆疊結構中的第二半導體鰭、第二源極及第二漏極。所述第二半導體鰭沿所述第二柵極堆疊結構的寬度方向延伸且具有分別在所述第二柵極堆疊結構的側壁處暴露出的第三凹部及第四凹部。所述第二源極及所述第二漏極配置于所述第二柵極堆疊結構的兩個相對側。所述第二源極包括嵌于所述第三凹部中的第一圓弧突出部分且所述第二漏極包括嵌于所述第四凹部中的第二圓弧突出部分。所述第一圓弧突出部分及所述第二圓弧突出部分沿所述第二半導體鰭的高度方向延伸。

在所述的半導體裝置中，所述第一凸脊部分包括在所述第一凸脊部分的第一凸脊線處互連的兩個第一主表面，所述第二凸脊部分包括在所述第二凸脊部分的第二凸脊線處互連的兩個第二主表面，所述第一主表面連接至所述半導體鰭的所述第一凹部，且所述第二主表面連接至所述半導體鰭的所述第二凹部。

在所述的半導體裝置中，所述第一凸脊線及所述第二凸脊線沿所述半導體鰭的高度方向延伸。

在所述的半導體裝置中，所述第一凸脊線及所述第二凸脊線接觸所述半導體鰭。

在所述的半導體裝置中，所述第一主表面之間的夾角及所述第二主表面之間的夾角小于90度。

在所述的半導體裝置中，所述第一凹部的深度及所述第二凹部的深度大于所述第三凹部的深度及所述第四凹部的深度。

在所述的半導體裝置中，所述第一凸脊部分的輪廓及所述第二凸脊部分的輪廓比所述第一圓弧突出部分的輪廓及所述第二圓弧突出部分的輪廓尖銳。

以上概述了若干實施例的特征，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造并不背離本發明的精神及范圍，而且他們可在不背離本發明的精神及范圍的條件下對其作出各種改變、代替及變更。