用于金屬柵極的制造技術的制作方法

本發明涉及半導體工藝與器件。

背景技術：

自從早年德州儀器的Jack Kilby博士發明了集成電路之時起，科學家們和工程師們已經在半導體器件和工藝方面作出了眾多發明和改進。近50年來，半導體尺寸已經有了明顯的降低，這轉化成不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵循著摩爾定律，摩爾定律大致是說密集集成電路中晶體管的數量約每兩年翻倍。現在，半導體工藝正在朝著20nm以下發展，其中一些公司正在著手14nm工藝。這里僅提供一個參考，一個硅原子約為0.2nm，這意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百個硅原子。

半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。華力微電子有限公司^TM是致力于半導體器件和工藝研發的領先的半導體制造公司之一。

在制造典型柵極尺寸小于50nm的晶體管時，所謂的“高k/金屬柵極”(HKMG)技術已經普及。根據HKMG制造工藝流程，包括在柵電極中的絕緣層由高k材料構成。這與常規的氧化物/多晶硅(poly/SiON)方法相反，在常規的氧化物/多晶硅方法中，柵電極絕緣層通常由氧化物構成，在基于硅的器件情況下優選二氧化硅或氮氧化硅。目前，有兩種不同的方法在半導體制造工藝流程中實現HKMG。第一種方法稱為柵極-首先，制造工藝流程類似于傳統poly/SiON方法過程中采取的流程。首先形成柵電極，包括高k電介質膜和功函數金屬膜，繼之以后續的晶體管制造階段，例如，源極區域和漏極區域的限定、部分基板表面的硅化、金屬化等等。另一方面，根據也稱之為柵極-最后或替換柵極的第二種方案，在存在犧牲虛柵極的情況下執行各個制造階段，諸如摻雜劑離子注入、源極區域和漏極區域形成以及基板硅化。該虛柵極在高溫源極/漏極成型以及所有硅化物退火周期都已執行之后由真實的柵極替代。

技術實現要素：

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

根據本發明的一方面，提供了一種用于制造半導體器件的金屬柵極的方法，該方法包括提供襯底；在該襯底上提供第一金屬柵極型晶體管區域和第二金屬柵極型晶體管區域，其中該第一金屬柵極型晶體管區域和該第二金屬柵極型晶體管區域的每一者包括虛柵極；在該第一金屬柵極型晶體管區域和該第二金屬柵極型晶體管區域周圍提供零階層間介電ILD0層；在該ILD0層之上形成可灰化的第一層；在該第一層之上形成第二層，該第二層包括碳化硅SiC；執行圖案化工藝以移除該第一金屬柵極型晶體管區域中的虛柵極并在該第一金屬柵極型晶體管區域中形成第一金屬柵極，該第一金屬柵極為第一金屬柵極型；執行第一化學機械拋光CMP工藝以拋光該第一金屬柵極型晶體管區域中的該第一金屬柵極，其中該第一CMP工藝包括移除該第二層但不移除該第一層；以及通過灰化法移除該第一層。

附圖說明

圖1A-1F示出用于制造半導體器件的傳統兩步法CMP工藝的過程。

圖2A示出在根據本公開內容的制造半導體器件的改進的兩步法CMP工藝期間，在ILD0CMP之后，可在ILD0層之上形成第一層和第二層。

圖2B示出可在根據本公開內容的改進的兩步法CMP工藝期間移除虛柵極以形成腔。

圖2C示出在根據本公開內容的改進的兩步法CMP工藝期間可執行圖案化工藝以使替代的柵極材料可被填充到圖2B所示的腔中以形成金屬柵極。

圖2D示出可執行鋁CMP以拋光圖2C中形成的柵極的頂表面，使得控制拋光在圖2A中所示的第二層被移除之后在圖2A中所示的第一層的頂表面處停止。

圖2E示出在第二層如圖2D所示地被移除之后，圖2A中所示的第一層可通過灰化法來移除。

參照以下附圖，可實現對各個實施例的本質和優點的進一步理解。在附圖中，類似組件或特征可具有相同的附圖標記。此外，相同類型的各個組件可通過在附圖標記后跟隨破折號以及在類似組件間進行區分的副標記來區分。如果在說明書中僅使用第一附圖標記，則該描述適用于具有相同第一附圖標記的任何一個類似組件而不管副附圖標記。

具體實施方式

本公開內容涉及用于半導體的高k/金屬柵極(HKMG)疊層的制造，尤其涉及降低該HKMG疊層形成之后O2向IL中的擴散。

給出以下描述以使得本領域技術人員能夠實施和使用本發明并將其結合到具體應用背景中。各種變型、以及在不同應用中的各種使用對于本領域技術人員將是容易顯見的，并且本文定義的一般性原理可適用于較寬范圍的實施例。由此，本發明并不限于本文中給出的實施例，而是應被授予與本文中公開的原理和新穎性特征相一致的最廣義的范圍。

在以下詳細描述中，闡述了許多特定細節以提供對本發明的更透徹理解。然而，對于本領域技術人員顯而易見的是，本發明的實踐可不必局限于這些具體細節。換言之，公知的結構和器件以框圖形式示出而沒有詳細顯示，以避免模糊本發明。

請讀者注意與本說明書同時提交的且對公眾查閱本說明書開放的所有文件及文獻，且所有這樣的文件及文獻的內容以參考方式并入本文。除非另有直接說明，否則本說明書(包含任何所附權利要求、摘要和附圖)中所揭示的所有特征皆可由用于達到相同、等效或類似目的的可替代特征來替換。因此，除非另有明確說明，否則所公開的每一個特征僅是一組等效或類似特征的一個示例。

而且，權利要求中未明確表示用于執行特定功能的裝置、或用于執行特定功能的步驟的任意組件皆不應被理解為如35USC第112章節第6段中所規定的裝置或步驟條款。特別地，在此處的權利要求中使用“….的步驟”或“….的動作”并不表示涉及35USC第112章第6段的規定。

注意，在使用到的情況下，標志左、右、前、后、頂、底、正、反、順時針和逆時針僅僅是出于方便的目的所使用的，而并不暗示任何具體的固定方向。事實上，它們被用于反映對象的各個部分之間的相對位置和/或方向。

高k柵極結構中的金屬柵極電極使用鋁或鋁合金具有成本和性能優勢。鋁柵極化學機械拋光(CMP)工藝對于制造具有鋁柵極的高k金屬柵極晶體管是一項非常重要的工藝。為了增加間隙填充空間，鋁柵極結構的CMP工藝典型地包括兩個CMP步驟：用于P型鋁柵極晶體管(PFET)的CMP工藝和用于N型鋁柵極晶體管(NFET)的CMP工藝。在用于PFET的CMP工藝中，首先在PMOS區域中移除虛多晶硅。在此步驟期間，隨后完成PMOS區域的功函數沉積并且形成PMOS區域的金屬柵極。在形成PMOS區域的金屬柵極之后，在NMOS區域中移除虛多晶硅，然后完成NMOS區域的功函數沉積并且形成NMOS區域的金屬柵極。盡管此兩步法的CMP工藝相對較長，但是避免了功函數金屬沉積的選擇性蝕刻，后者更加難以控制。

圖1A-1F示出用于制造半導體器件的傳統兩步法CMP工藝的過程。圖1A示出通過此工藝可在襯底之上提供半導體器件100。如圖所示，可使用雙側壁間隔物工藝在襯底之上提供間隔物106a-b。出于解說的目的，術語側壁間隔物可指代第一側壁間隔物106a和第二側壁間隔物106b。在一個實施例中，側壁間隔物106從內向外的順序結構是第一側壁間隔物106a的氧化硅層-第一側壁間隔物106a的氮化硅層-第二側壁間隔物106b的氧化硅層-第二側壁間隔物106b的氮化硅層。在其他實施例中，可通過單側壁間隔物工藝形成，例如側壁間隔物可僅由氧化硅和氮化硅之一構成。

還是如圖1A所示，可例如通過CVD工藝或PVD工藝在襯底上形成層間介電層104。層間介電層104可被稱為零階層間介電層或ILD0。層間介電層104可由任何恰當的絕緣材料構成，諸如氧化硅或氮化硅等。仍是如圖所示，半導體器件100可包括P型金屬柵極晶體管區域(PFET)中的第一虛柵極108a、N型金屬柵極晶體管區域(NFET)中的第二虛柵極108b。還是如圖所示，可在ILD0 104之上形成硬掩模層102。硬掩模層102可在CMP工藝之后形成于ILD0 104上并且包括氮化鈦(TiN)和/或HMOX。

圖1B示出可執行圖案化工藝以使得PFET處的虛柵極108a可被移除以形成腔110。圖1C示出可向腔110中沉積PFET功函數金屬柵極材料(例如，鋁)以形成PFET替代金屬柵極112a。圖1D示出隨后可使用鋁CMP工藝拋光該替代金屬柵極112a的頂表面以確保金屬柵極112a的高度。ILD0 104一般被用于降低此CMP工藝過程中的過度損傷以確保所沉積的替代金屬柵極112a的高度的精確度。此外，ILD0 104也可被用作后續形成的通孔和金屬互連的應力釋放層以保護半導體器件100。特別地，在此CMP過程中可使用相對較高的拋光速度來拋光該替代的金屬柵極112a和ILD0 104。圖1E示出NFET處的虛柵極108b被移除以形成腔110。圖1F示出可向腔110中沉積功函數金屬柵極材料以形成NFET替代金屬柵極112b，并且可執行另一CMP工藝以使替代金屬柵極112b與ILD0 104齊平。

由于上述常規的兩步法CMP工藝一般采用拋光漿料，其具有比鋁移除速率更大的多晶硅移除速率，因此往往對ILD0 104的表面進行過度拋光。傳統上，為了解決ILD0 104的此過度拋光，可沉積額外的ILD0 104。例如，若形成PMOS和NMOS柵極之后的ILD0 104的期望厚度為600埃，且每次ILD0 CMP工藝由于此過度拋光導致100埃損耗，則可以以800埃的厚度沉積初始ILD0 104以補償上述兩步法CMP工藝過程中的ILD0損耗。

然而，由于ILD0的初始厚度也是在圖1B所示的PMOS虛柵極移除過程中形成的腔110的高度。相應地，更厚的ILD0意味著更深的腔110以及腔110的深度與寬度之間比率的增大，因為ILD0的寬度相對保持不變。此增大的比率(由于必須考慮ILD0損耗)會增大在腔110中填充柵極材料的難度。

本公開內容致力于解決目前由于必須考慮兩步法CMP工藝中的ILD0損耗而提高了在腔110中填充柵極材料的難度的問題。本公開內容的一個方面是一種通過在ILD0層之上形成特殊層以代替傳統TiN硬掩模102來制造金屬柵極的方法，以避免由于傳統的ILD0CMP造成的ILD0損耗。

本公開內容的附加的方面以及其他特征將在以下說明書中陳述，且在本領域普通技術人員分析了以下內容后將部分地變得顯而易見，或可從本公開內容的實施中獲知。本公開內容的優點可特別如在所附權利要求中所指出地那樣實現和獲得。

根據本公開內容，一些技術效果可部分地通過一種制造金屬柵極的方法來達成，該方法包括：在ILD0CMP之后，在ILD0層之上形成薄的第一可灰化膜層；然后在該第一層之上形成薄的第二介電層；在針對第一區域(例如PMOS或NMOS)的鋁CMP工藝期間，通過拋光移除第二層直至第一可灰化膜層的頂表面；以及然后通過諸如燃燒之類的灰化法移除第一可灰化膜層。以此方式，相比于傳統方法可降低第一鋁CMP步驟過程中的ILD0損耗并由此降低ILD0的初始高度，這進而可以降低填充在腔中的初始虛柵極的高度，并由此相比于傳統方法改善虛柵極的填充工藝。

圖2A-E示出根據本公開內容的用于制造半導體器件的金屬柵極的改進工藝。這些示圖中示出的工藝相比于上文通過圖1A-1F描述和解說的兩步法CMP工藝帶來了改進，因此參考圖1A-F來進行描述。應理解，盡管這些圖中示出的改進工藝以PMOS柵極制造開始，但這并不是限制性的。在一些其他實施例中，根據本公開內容的改進工藝可以NMOS柵極制造開始。圖2A示出在此改進工藝期間，在ILD0CMP之后，可在ILD0 104之上形成兩個層。如上所述，第一層204可以是薄可灰化層，諸如無定形碳膜層。在一些實施例中，可使用合適的化學氣相沉積(CVD)、濺射沉積、和/或任何其他合適的工藝來生長第一層204。第一層204的無定形碳膜的屬性可根據沉積期間使用的參數而變化。在一些實施例中，第一層的厚度可被控制在介于300埃至1000埃之間。還是如上所述的，在根據本公開內容的改進工藝期間可在第一層204之上形成第二層202。第二層202可包括碳化硅(SiC)。在一些實施例中，第二層202的厚度可被控制在100埃至500埃。

圖2B示出虛柵極108a可被移除以形成腔110a。在一些實施例中，可通過使用能溶解多晶硅的氫氧化四甲銨(TMAH)工藝來完成該移除。在一些實現中，可以使腔110a的開口比虛柵極108的寬度更寬。圖2C示出可執行圖案化工藝以使得替代的柵極材料可被填充至腔110a中以形成柵極112a。圖2D示出可執行鋁CMP以拋光柵極112a的頂表面，使得控制拋光在第二層202被移除之后在第一層204的頂表面處停止。在一些實施例中，第二層202可使用干法蝕刻工藝例如主要通過諸如NF₃之類的氟化氣體來移除。圖2E示出在移除第二層202之后，可通過灰化法移除第一層204。在一些實施例中，第一層204的移除可涉及使用氧化氣體。例如，可使用O₂燒掉包括如上所述的無定形碳的可灰化的第一層204。在圖2E所示的步驟之后，用于制造金屬柵極的該改進工藝可以與上述常規工藝類似的方式繼續——例如，形成TiN硬掩模、移除NMOS處的虛柵極、填充替代柵極材料以形成NMOS柵極以及執行鋁CMP以拋光NMOS柵極的頂表面。根據此改進的工藝，通過第一層204和第二層202，可避免此工藝中第一鋁CMP步驟過程中的ILD0損耗。以此方式，相比于上述傳統工藝，可以降低在此改進的兩步法CMP工藝期間為了考慮ILD0損耗所需要沉積的ILD0 104的初始厚度。

如貫穿本申請的各個部分所解釋的，本發明的實施例相比于現有技術和方法可提供許多優點。應領會，本發明的各實施例與現有系統和工藝相兼容。例如，根據本發明的實施例所描述的成型腔可使用現有裝備來制造。根據本發明的實施例的成型腔可易于用來制造諸如CMOS、PMOS、NMOS等各種類型的器件。

盡管上文是對特定實施例的全面描述，但是也可使用各種變型、替換構造和等效方案。除了上述內容之外，還存在其他的實施例。因此，上述描述和說明不應當被解釋為限制由所附權利要求限定的本發明的范圍。