晶圓級芯片尺寸封裝及其形成方法與流程

本發明涉及封裝技術，尤其涉及一種wlcsp(wafer-levelchip-sizepackage，晶圓級芯片尺寸封裝)及其形成方法。

背景技術：

使電子產品小、輕和高性能的愿望已經轉變為使電子部件小、輕和高性能的愿望。此種愿望已導致各種封裝技術連同與半導體設計與制造有關的技術的發展。傳統的封裝技術例如包括：基于區域陣列及表面黏著(surface-mount)封裝的bga(ballgridarray，球柵陣列)、倒裝芯片以及csp(chip-sizepackage，芯片尺寸封裝)。

于上述中，csp是一種亟待開發的能夠使得封裝與實際的芯片具有大致相同尺寸的封裝技術。特別地，在wlcsp中，在晶圓級中進行封裝以顯著地降低每顆芯片的封裝成本。一般地，wlcsp包括：rdl(redistributionlayer，重分布層)布線(wiringtrace)、用于形成凸塊的ubm(underbumpmetallurgy，凸塊下金屬)層，以及保護電路的鈍化層。

技術實現要素：

有鑒于此，本發明實施例提供了一種晶圓級芯片尺寸封裝及其形成方法，可以縮小晶圓級芯片尺寸封裝的尺寸。

本發明提供了一種晶圓級芯片尺寸封裝，包括：半導體結構；接合墊，形成于該半導體結構上并且包括：多個導電片段；導電元件，形成于該半導體結構上，并且與該接合墊相鄰；鈍化層，形成于該半導體結構、該接合墊及該導電元件上，其中該鈍化層露出該導電片段的一部分；導電的重分布層，形成于該鈍化層以及該導電片段從該鈍化層露出的部分上；平坦化層，形成于該鈍化層和該導電的重分布層上，并且露出該導電的重分布層的一部分；凸塊下金屬層，形成于該平坦化層以及該導電的重分布層從該平坦化層露出的部分上；以及導電凸塊，形成于該凸塊下金屬層上。

其中，該導電元件設置在兩個該導電片段之間、或者該導電元件設置在多個該導電片段的左側處、或者該導電元件設置在多個該導電片段的右側處。

其中，該鈍化層包括：介電材料；及/或，該平坦化層包括：聚酰亞胺，聚苯并惡唑或者苯環丁烯。

其中，該凸塊下金屬層形成于該重分布層上，其中該該凸塊下金屬層不位于該導電片段自該鈍化層露出的部分的上方。

其中，該導電片段從該鈍化層露出的部分的尺寸介于2μm～90μm之間；及/或，該導電片段從該鈍化層露出的部分為圓形、帶狀或者多邊形。

其中，俯視時該導電元件具有帶狀構造。

本發明提供了一種形成晶圓級芯片尺寸封裝的方法，包括：提供其上形成有接合墊和導電元件的半導體結構，其中該接合墊包括：多個導電片段，并且該導電元件相鄰該接合墊；于該半導體結構、該接合墊及該導電元件上形成鈍化層，其中該鈍化層露出該導電片段的部分；于該鈍化層和該導電片段自該鈍化層露出的部分上形成導電的重分布層；于該鈍化層和該導電的重分布層上形成平坦化層，并且該平坦化層露出該導電的重分布層的一部分；于該平坦化層以及該導電的重分布層自該平坦化層露出的部分上形成凸塊下金屬層；以及于該凸塊下金屬層上形成導電凸塊。

其中，該鈍化層的形成步驟包括：于該半導體結構、該接合墊及該導電元件上形成該鈍化層；以及在該鈍化層中形成多個開口并且該多個開口分別露出多個該導電片段的部分。

其中，該平坦化層的形成步驟包括：于該鈍化層和該導電的重分布層上形成該平坦化層；以及在該平坦化層的一部分中形成開口，以露出該導電的重分布層的一部分。

其中，該導電片段自該鈍化層露出的部分具有圓形、帶狀或多邊形；及/或，該導電片段自該鈍化層露出的部分的尺寸介于2μm～90μm之間；及/或，俯視時該導電元件具有帶狀構造。

本發明實施例的有益效果是：

本發明實施例，由鈍化層來露出接合墊的導電片段的一部分，因此不需要接合墊具有大尺寸構造，從而能夠減少導電片段的尺寸以使得接合墊附近能夠有額外的空間來設置導電元件，從而增加了元件布置密度，進而縮小晶圓級芯片尺寸封裝(如其中的集成電路)的尺寸。

附圖說明

通過閱讀接下來的詳細描述以及參考附圖所做的示例，可以更全面地理解本發明，其中：

圖1為根據本發明實施例的wlcsp的橫截面示意圖；

圖2～8為用于示意根據本發明實施例的形成wlcsp的方法的橫截面示意圖；

圖9為圖8中的wlcsp的區域的俯視圖；

圖10為根據本發明另一實施例的wlcsp的橫截面示意圖；

圖11為圖10中的wlcsp的區域的俯視圖；

圖12為根據本發明另一實施例的wlcsp的橫截面示意圖；

圖13為圖12中的wlcsp的區域的俯視圖。

具體實施方式

為了使本發明所解決的技術問題、技術方案及有益效果更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

在本申請說明書及權利要求當中使用了某些詞匯來指稱特定的元件。本領域技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書及權利要求并不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異作為區分的準則。在通篇說明書及權利要求當中所提及的“包括”、“包含”為一開放式的用語，故應解釋成“包括(含)但不限定于”。另外，“耦接”一詞在此為包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接至該第二裝置，或透過其它裝置或連接手段間接地電氣連接至該第二裝置。

以下描述為實現本發明的較佳預期模式。該描述僅做為說明本發明的一般原理的目的，而不應被視為限制。本發明的范圍最好參考所附的權利要求來確定。

圖1是根據本發明實施例的wlcsp(晶圓級芯片尺寸封裝)的橫截面示意圖。

如圖1所示，該wlcsp包括：半導體結構100，接合墊102，鈍化層104，第一平坦化(planarization)層106，第二平坦化層112，導電的rdl(redistributionlayer，重分布層)110，ubm(凸塊下金屬)層116和導電凸塊118。

此中，出于簡化附圖的目的，將該半導體結構100示意為具有平坦的頂面。需要注意的是，該半導體結構100可以為具有形成于其上的多個半導體裝置及互連結構(均未示出)的晶圓級半導體基底。其中，形成在該半導體基底100上的半導體裝置例如為晶體管或者二極管等有源裝置，及/或電容、電阻和導體等無源裝置。該半導體結構100中的互連結構可以包括：由多個層間介電層隔離與支撐的多層金屬化結構。在本實施例中，僅半導體結構100的一部分被示意在wlcsp中。

參考圖1，接合墊102形成在半導體結構100的一部分上并且可以與形成在半導體結構100中的電路的互連結構(未示出)之一電性連接。鈍化層104和第一平坦化層106順序地形成在半導體結構100上，并且鈍化層104和第一平坦化層106覆蓋接合墊102的一部分。在第一平坦化層106中形成開口108以露出接合墊102的一部分，并且rdl110形成在第一平坦化層106的一部分上，同時形成在開口108中以覆蓋接合墊102自開口108中露出的部分。第二平坦化層112形成在第一平坦化層106及rdl110上，并且在第二平坦化層112中形成開口114以露出rdl110的一部分。ubm層116形成在第二平坦化層112的一部分及rdl110自第二平坦化層112露出的部分上，并且導電凸塊118形成在ubm層116上。

在本實施例中，接合墊102可以包括鋁等導電材料，并且鈍化層104可以包括氧化硅、氮化硅或者他們的組合物等介電材料。第一平坦化層106和第二平坦化層112可以包括氮化硅、氧化硅或者聚合物等介電材料。在一個實施例中，適合于第一平坦化層106和第二平坦化層112的聚合物例如可以為聚酰亞胺，聚苯并惡唑，苯環丁烯。rdl110可以包括銅、鎳或鋁等導電材料。ubm層116可以包括金屬或金屬合金等導電材料，例如鎳、銀、鋁、銅或者他們的合金，或者摻有多晶硅、單晶硅或者導電玻璃的材料。另外，諸如鈦、鉬、鉻或者鈦鎢等耐火金屬材料可以用來單獨地形成ubm層116或者與其他金屬層組合。一般地，第一平坦化層106的厚度c大約介于5μm～7.5μm之間。并且位于接合墊102上的第一平坦化層106的階梯高度(step-height)過大，使得第一平坦化層106中形成的開口108小于鈍化層104中形成的開口，該鈍化層104中形成的開口的大小介于3μm～300μm之間。因此，rdl110形成在第一平坦化層106的一部分和接合墊102自開口108露出的部分上，并且rdl110具有梯狀部a和平坦部b，其中梯狀部a在開口108附近具有梯狀(step-like)構造，其中平坦部b具有平坦構造并且平坦部b從開口108延伸并且位于第一平坦化層106上。另外，第二平坦化層112中形成的開口114露出rdl110的平坦部b的一部分，使得ubm層114可以設置在第二平坦化層112的一部分以及平坦部b從開口114露出的部分上。

在圖1所示的wlcsp中，由于提供的第一平坦化層106的厚度c介于5μm～7.5μm之間，因此開口108附近的第一平坦化層106的階梯高度必然太高而無法形成小尺寸的開口108。如此，rdl110位于開口108附近的部分形成梯狀構造，并且ubm層116和形成在ubm層116上的導電凸塊(如焊錫凸塊)118僅形成在rdl110的平坦部b上，其中該平坦部b沿開口108延伸并且位于第一平坦化層106上。另外，由于鈍化層104中形成的開口的尺寸需要大于第一平坦化層106中形成的開口108的尺寸，因此鈍化層104中形成的開口所露出的接合墊102將具備在圖1所示的wlcsp的操作期間僅具有單一電位的大型(large-sized)導電墊的構造。因此，圖1所示的wlcsp的封裝(footprint)是相當大并且沒有機會在靠近接合墊102的位置形成另一導電元件，以在圖1所示的wlcsp的操作期間提供另一電位。由于趨勢是進一步降低wlcsp中的ic(集成電路)的尺寸，因此圖1所示的wlcsp是不受歡迎的。

因此，圖2～8為根據本發明另一實施例的橫截面示意圖，用來示意形成wlcsp的方法，其中，該wlcsp具有靠近接合墊的額外的導電元件，該導電元件提供不同于接合墊的電位的另一電位。

參考圖2，提供了半導體結構200，具有形成在該半導體結構200的各部分上的接合墊202及導電元件203。接合墊202包括：多個分開的導電片段(conductivesegments)，形成在半導體結構200上，并且導電元件203鄰近接合墊202。在一個實施例中，如圖2所示，接合墊202包括：兩個導電片段202a，形成在半導體結構200的各部分上，并且導電元件203于導電墊202的導電片段202a之間的位置處形成于半導體結構200上。導電元件203通過溝道(trench)201與接合墊202的兩個導電片段202a隔開，其中該溝道201形成于導電元件203和接合墊202的一個導電片段202a之間。導電元件203及接合墊202的導電片段202a包括：諸如al(鋁)、cu(銅)或者w(鎢)等相同的導電材料，并且可以同時形成。

仍然參考圖2，接著例如通過cvd(chemicalvapordeposition，化學氣相沉積)工藝(未示出)在半導體結構200、接合墊202及導電元件203上形成鈍化層204。該鈍化層204形成在半導體結構200、接合墊202及導電元件203上，并且填充每個溝道201。如圖2所示，鈍化層204具有非平坦的頂面，位于半導體結構200的上方。在一個實施例中，鈍化層204的一部分形成在半導體結構200上，并且厚度t介于0.8μm～4μm之間。

在一個實施例中，半導體結構200相同于圖1所示的半導體結構100，并且形成鈍化層204的材料類似于形成圖1所示的鈍化層104的材料，以及形成接合墊202及導電元件203的材料類似于形成圖1所示的接合墊102的材料。

參考圖3所示，接著在圖2所示的鈍化層204上執行圖案化工藝206以形成多個開口208，其中該多個開口208僅位于導電片段202a上的鈍化層204中。

如圖3所示，該多個開口208分別露出接合墊202的多個導電片段202a的一部分，例如一個開口208露出一個導電片段202a的一部分。但是，鈍化層204位于導電元件203上的部分中沒有形成任何開口208，從而使得鈍化層204仍然覆蓋導電元件203并且導電元件203不會從開口208露出。每個開口208的尺寸(例如寬度)大約介于2μm～90μm之間，并且俯視時，開口208可以為圓形、帶狀或者多邊形(未示出)。在一個實施例中，圖案化工藝206可以包括：使用合適的圖案化光罩(未示出)來作為蝕刻光罩(未示出)的光刻(photolithography)與蝕刻(etching)步驟。

參考圖4所示，第一平坦化層210形成在圖3所示的結構的頂面上，并且接著在第一平坦化層210上執行圖案化工藝212以在第一平坦化層210的一部分中形成開口214，從而露出鈍化層204的一部分、開口208以及導電片段202a自開口208露出的部分，其中鈍化層204露出的部分是形成于導電元件203和導電片段202a上。例如可以通過cvd或旋轉涂覆來形成第一平坦化層210，并且可以通過圖案化工藝212來圖案化第一平坦化層210，其中圖案化工藝212包括：使用了合適的圖案化光罩(未示出)來作為蝕刻光罩(未示出)的光刻與蝕刻步驟(未示出)。用來形成第一平坦化層210的材料可以相同于圖1所示的第一平坦化層106的材料，第一平坦化層的厚度大約介于2μm～15μm之間。

參考圖5，接著在鈍化層204自開口214露出的部分和第一平坦化層210的一部分上形成圖案化的導電的重分布層216。參考圖5所示，圖案化的導電的重分布層216形成于開口214中的部分填充開口208并且覆蓋鈍化層204形成于導電元件203上的部分，其中開口208露出接合墊202的導電片段202a的一部分，其中圖案化的導電的重分布層216形成于開口214中的部分包含：多個第一部分216a，填充鈍化層204中形成的開口208，以及第二部分216b，形成于鈍化層204的平坦的頂面和開口208的上方。因此，圖案化的導電的重分布層216具有一致地頂面，如圖5所示。通過首先在鈍化層204上及開口208中形成導電的重分布層，接著通過圖案化工藝(未示出)來圖案化該導電的重分布層，從而形成圖案化的導電的重分布層216，其中圖案化工藝(未示出)包括：結合了合適的圖案化光罩(未示出)來作為蝕刻光罩的光刻與蝕刻步驟(未示出)。形成圖案化的導電的重分布層216的導電材料可以相同于圖1所示的導電的重分布層110的材料，并且鈍化層204上方的圖案化的導電的重分布層216的厚度介于4μm～9μm之間。

參考圖6，在圖5所示的結構的頂面上形成第二平坦化層218，并且接著在第二平坦化層218上執行圖案化工藝220，以在第二平坦化層218的一部分中形成開口222，從而露出圖案化的重分布層216的一部分。例如可以通過cvd或者旋轉涂覆來形成第二平坦化層218，并且由圖案化工藝220來圖案化第二平坦化層218，其中圖案化工藝220包括：結合了合適的圖案化光罩(未示出)來作為蝕刻光罩的光刻與蝕刻步驟(未示出)。形成第二平坦化層218的材料可以與圖1所示的第一平坦化層112的材料相同，并且第二平坦化層218的厚度大約介于7.5μm～10μm之間，其中第二平坦化層218的厚度大于重分布層216的厚度。

參考圖7所示，接著在重分布層216從開口222露出的部分上形成ubm層224。通過在圖6所示的結構上形成導電材料層來形成ubm層224，其中例如可以通過cvd或電鍍來在圖6所示的結構上形成導電材料層，并且接著通過圖案化工藝(未示出)來圖案化ubm層224，其中圖案化工藝(未示出)包括：結合了合適的圖案化光罩(未示出)來作為蝕刻光罩的光刻與蝕刻步驟(未示出)。形成ubm層224的材料可以相同于圖1所示的ubm層116的材料。

參考圖8，接著通過傳統的焊接凸塊形成工藝在ubm層224上形成導電凸塊226。ubm層224和導電凸塊226可以順序且堅固地形成在重分布層216上。因此，具有額外的靠近接合墊的導電元件的wlcsp大致形成。

如圖8所示，由于wlcsp具有額外的導電元件203，該導電元件203與接合墊202和重分布層216電性隔離，使得導電元件203可以被設計為用作信號線、電源線或者接地線，其在圖8所示的wlcsp的操作期間，操作在與接合墊202的電位不同的電位。另外，由于形成了導電元件203，因此可以將接合墊202的導電片段202a的尺寸縮小得比圖1所示的傳統的接合墊102的尺寸更小。因此，圖8所示的wlcsp允許在更緊湊的結構中進行多功能設計，由于趨勢是進一步降低wlcsp中的集成電路的尺寸，因此圖8所示的wlcsp是受歡迎的。

圖9為含有圖8所示的接合墊202和導電元件203的區域的俯視圖。在圖9中，僅示意了接合墊202和導電元件203而忽略其他元件，從而方便顯示接合墊202和導電元件203的布置。如圖9所示，導電元件203設置在接合墊202的導電片段202a之間。導電元件203形成為向上和向下延伸的帶狀構造，并且接合墊202的導電片段202a形成為接合墊狀(pad-like)構造，并且該接合墊狀構造具有的最大尺寸(如長度)小于導電元件203的最大尺寸(如長度)。

除了圖8所示的示范性實施例之外，圖10為本發明的另一示范性的wlcsp的橫截面示意圖。此時，圖10所示的wlcsp為修改自圖8所示的wlcsp，并且圖10中與圖8中類似的元件使用相同的參考符號來表示，并且以下僅討論圖8和圖10中所示的wlcsp之間的不同。

參考圖10，導電元件203的位置與接合墊202中的一個導電片段202a調換，使得導電元件203形成在接合墊202中的導電片段202a的左側處。如圖10所示，導電元件203僅靠近導電墊202中的一個導電片段202a。

圖11為含有圖10所示的wlcsp中的接合墊202和導電元件203的區域的俯視圖。類似地，在圖11中，僅示意了接合墊202和導電元件203而省略了其他元件，從而方便顯示接合墊202和導電元件203的布置。如圖11所示，導電元件203設置在接合墊202的導電片段202a的左側處。導電元件203形成為向上和向下延伸的帶狀構造，并且接合墊202的導電片段202a形成為接合墊狀(pad-like)構造，并且該接合墊狀構造具有的最大尺寸(如長度)小于導電元件203的最大尺寸(如長度)。

另外，除了圖8所示的示范性實施例之外，圖12為本發明的另一示范性的wlcsp的橫截面示意圖。此時，圖12所示的wlcsp修改自圖8所示的wlcsp，并且圖12與圖8中類似的元件使用相同的參考符號來表示，并且以下僅討論圖8和圖12中所示的wlcsp之間的不同。

參考圖12，導電元件203的位置與接合墊202中的一個導電片段202a調換，使得導電元件203形成在接合墊202中的導電片段202a的右側處。如圖12所示，導電元件203僅靠近接合墊202中的一個導電片段202a。

圖13為含有圖12所示的wlcsp中的接合墊202和導電元件203的區域的俯視圖。類似地，在圖13中，僅示意了接合墊202和導電元件203而省略了其他元件，從而方便顯示接合墊202和導電元件203的布置。如圖13所示，導電元件203設置在接合墊202的導電片段202a右側處。導電元件203形成為向上和向下延伸的帶狀構造，并且接合墊202的導電片段202a形成為接合墊狀(pad-like)構造，并且該接合墊狀構造具有的最大尺寸(如長度)小于導電元件203的最大尺寸(如長度)。

類似于圖8～9所示的實施例，由于圖10～13所示的實施例中的wlcsp也具有與接合墊202和重分布層216電性隔離的額外的導電元件203，使得導電元件203可以設計為用作信號線、電源線或接地線，其在圖8所示的wlcsp的操作期間，操作在與接合墊202的電位不同的電位。另外，由于導電元件203的形成，因此可以將接合墊202的導電片段202a的尺寸縮小至小于圖1所示的傳統的接合墊102的尺寸。因此圖10～13所示的wlcsp允許在更緊湊的結構中進行多功能設計，由于趨勢是進一步降低wlcsp中集成電路的尺寸，因此圖10～13所示的wlcsp是受歡迎的。

以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。