半導體裝置的制作方法

本公開涉及一種半導體裝置及其制造方法，且特別涉及一種具有增厚的柵極間隔物的半導體裝置及其制造方法。

背景技術：

半導體集成電路(ic)工業經歷了快速的成長。集成電路材料及設計的技術進步產生了許多集成電路世代，其中每一世代具有比上一世代更小及更復雜的電路。然而，這些進步增加了集成電路工藝及生產的復雜性，而為了讓這些進步被實現，工藝及生產需要同步的發展。在集成電路演進的過程，功能密度(亦即，每一芯片面積的互連裝置的數量)普遍地增加，然而幾何尺寸(亦即，生產工藝可以產生的最小的元件或線)則降低。

持續降低的幾何尺寸為半導體的制造帶來一些挑戰。舉例來說，制造過程當中可能會發生微電子元件(例如:源極/漏極與形成于其上的導電接點之間的錯位)之間的錯位(misalignment)，而可能損害半導體裝置或降低其效能。此外，較小的裝置尺寸可能造成較顯著的寄生電容(parasiticcapacitance)，其亦可對半導體裝置的效能造成負面影響。

因此，雖然現行的半導體裝置及其制造大致上滿足其預期的用途，但并非在各層面都令人滿意。

技術實現要素：

本公開包括一種半導體裝置，其包括晶體管。上述晶體管包括源極/漏極區、柵極結構、設置于柵極結構的側壁上的柵極間隔物、鄰近于柵極間隔物上部設置的第一介電材料、以及鄰近于柵極間隔物下部設置的第二介電材料。上述第二介電材料與第一介電材料的材料組成不同

本公開亦包括一種半導體裝置，其包括非輸入/輸出裝置。上述非輸入/輸出裝置包括第一源極/漏極、第一柵極結構、設置于第一柵極結構的側壁上的第一柵極間隔物、設置于第一柵極間隔物旁邊的第一層間介電層、設置于第一柵極結構及第一層間介電層上的第一介電層、以及設置于第一源極/漏極上的第一接點(contact)。第一介電層具有第一下凹上表面。第一接點延伸穿過第一層間介電層及第一介電層。上述半導體裝置亦包括輸入/輸出裝置。上述輸入/輸出裝置包括第二源極/漏極、第二柵極結構、設置于第二柵極結構的側壁上的第二柵極間隔物、設置于第二柵極間隔物旁邊的第二層間介電層、設置于第二柵極結構及第二層間介電層上的第二介電層、以及設置于第二源極/漏極上的第二接點。第二接點延伸穿過第二層間介電層及第二介電層。第二介電層具有第二下凹上表面。上述第二下凹上表面的深度大于上述第一下凹上表面。

本公開還包括一種半導體裝置的制造方法，其包括接收一裝置。上述裝置包括源極/漏極、柵極、形成于柵極的側壁上的柵極間隔物、以及形成于源極/漏極上的介電元件。上述柵極間隔物形成于柵極與介電元件之間。形成一凹口于上述介電元件的上表面中。形成介電層于介電元件的上表面及上述凹口的上，使得上述介電層的一部分呈現出下凹的形狀。蝕刻出穿過上述介電層及介電元件的接觸孔。上述接觸孔露出源極/漏極。

附圖說明

以下將配合所附圖式詳述本公開的實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本公開的特征。

圖1為一作為例子的半導體裝置的立體圖。

圖2-圖8為根據本公開的各實施例所繪示的半導體裝置的不同的剖面圖。

圖9為根據本公開中的實施例所繪示的半導體裝置的制造方法的流程圖。

附圖標記說明：

50～鰭式場效晶體管裝置

60～柵極

70～源極

80～漏極

100～半導體裝置

110～基板

130～半導體層

140～柵極結構

150～柵極間隔物

160～源極/漏極區

180～層間介電層

200～層間介電層的上表面

200a～下凹的上表面

210～工藝

220～凹口

230～柵極間隔物的側壁表面的部分

250～介電層

250a～介電層的一部分

260～介電層的上表面

280～層間介電層

300～接觸孔

350～源極/漏極接點

400～半導體裝置

600～方法

610、620、630、640、650～步驟

具體實施方式

以下公開許多不同的實施方法或是例子來實行本公開的不同特征，以下描述具體的元件及其排列的實施例以闡述本公開。當然這些實施例僅用以例示，且不該以此限定本公開的范圍。例如，在說明書中提到第一特征形成于第二特征之上，其包括第一特征與第二特征是直接接觸的實施例，另外也包括于第一特征與第二特征之間另外有其他特征的實施例，亦即，第一特征與第二特征并非直接接觸。此外，在不同實施例中可能使用重復的標號或標示，這些重復僅為了簡單清楚地敘述本公開，不代表所討論的不同實施例及/或結構之間有特定的關系。此外，為了簡化及明確，可能任意地以不同的尺寸繪示不同的特征。

此外，其中可能用到與空間相關用詞，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞是為了便于描述圖示中一個(些)元件或特征與另一個(些)元件或特征之間的關系，這些空間相關用詞包括使用中或操作中的裝置的不同方位，以及圖式中所描述的方位。舉例而言，如果圖中的裝置被倒放，原來所描述的在其他元件或特征下方的元件將變成在其他元件或特征的上方。因此，例示性的用詞”在…下方”可同時包括上與下的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。

本公開涉及鰭式場效晶體管裝置(fin-likefield-effecttransistor，簡稱finfet)，但不依此為限。鰭式場效晶體管的使用在半導體工業中越來越普及。舉例而言，鰭式場效晶體管可為互補式金屬氧化物半導體(cmos)裝置，上述互補式金屬氧化物半導體裝置包括p型金屬氧化物半導體(pmos)鰭式場效晶體管裝置及n型金屬氧化物半導體(nmos)鰭式場效晶體管裝置。在典型的鰭式場效晶體管裝置中，柵極環繞(wraparound)鰭結構，且源極與漏極形成于上述鰭結構之中。然而，至少一部分歸因于鰭結構的狹窄的特性，對準(align)源極/漏極與形成于其上的導電源極/漏極接觸孔并不容易。源極/漏極接觸孔的橫向位移(亦即，錯位)可能無意中損害柵極，其肇因于用以形成源極/漏極接觸孔的蝕刻工藝可能也會有害地蝕刻柵極。

為了改善源極/漏極接點與源極/漏極之間的對準，本公開形成下凹(recessed)的介電層以有效地充當”額外柵極間隔物”。上述的”額外柵極間隔物”避免柵極于無意中被蝕刻。將于后文參照圖1-圖9說明本公開的各層面。應理解的是，后續的公開將持續以一或多個鰭式場效晶體管作為例子說明本公開的各個實施例。然而，應理解的是，除非有特別主張，本公開不應被限定于特定類型的裝置。

請參照圖1，其繪示出作為例子的鰭式場效晶體管裝置50的立體圖。鰭式場效晶體管裝置50為形成于基板上的非平面的多柵極(multigate)晶體管。一薄的硅的”類鰭”結構(稱作鰭)形成鰭式場效晶體管裝置50的體部(body)。鰭式場效晶體管裝置50的柵極60環繞上述的鰭。lg表示柵極60的長度(或寬度，依立體圖的情況而定)。鰭式場效晶體管裝置50的源極70與漏極80形成于柵極60相對側的鰭的延伸中。上述的鰭本身充當為溝道。鰭式場效晶體管裝置50的有效溝道長度由鰭的尺寸決定。

鰭式場效晶體管裝置(finfet)相對于傳統的金屬氧化物半導體場效晶體管裝置(mosfet，亦稱為平面裝置)具有許多優點。上述優點可包括較佳的芯片面積效率(chipareaefficiency)、較佳的載子遷移率、以及與平面裝置相容的制造流程。因此，使用鰭式場效晶體管裝置作為集成電路芯片的部分或整體設計可能是有好處的。

請參照圖2，其繪示出半導體裝置100。圖2沿著圖1的x-z平面概略地繪示出鰭式場效晶體管裝置100的剖面圖。半導體裝置100包括基板110。在一實施例中，基板110包括介電材料，例如:氧化硅(sio2)。在其他實施例中，基板110可包括其他適當的材料，例如:半導體材料。

半導體層130形成于基板110之上。在一實施例中，半導體層130包括結晶硅材料。應理解的是，在替代的實施例中，半導體層130可包括其他適當的材料。可進行注入工藝以注入多個摻質離子至半導體層130。在一些實施例中，摻質離子可包括n型材料(例如:砷(as)或磷(p))，或在一些其他實施例中則可包括p型材料(例如:硼(b))，其根據所需要的為nmos或pmos而定。在一些實施例中，于進行上述的注入工藝之后，半導體層130中的摻雜濃度水平約為1x10¹⁷ions/cm³至5x10¹⁹ions/cm³。在其他實施例中，可有不同的基板厚度及摻雜濃度水平。

圖案化半導體層130以形成鰭結構(例如:圖1中所示的鰭結構)。鰭結構以伸長的方式(elongatemanner)沿著方向x延伸。承前述，鰭結構的一部分將充當半導體裝置100的導電溝道，而鰭結構的另一部分將充當半導體裝置100的源極/漏極區。

半導體裝置100包括柵極結構140。所形成的柵極結構140以如圖1所示的方式圍繞鰭結構。然而，因為圖2為沿著x-z平面所繪示的鰭式場效晶體管裝置的剖面圖(亦即，在鰭結構上切割鰭式場效晶體管裝置)，因此其僅繪示出各柵極結構140的一部分。也就是說，圖2繪示出柵極結構140設置于鰭結構上的部分，而非柵極結構140設置于鰭結構旁的部分。

每一柵極結構140包括各自的形成于鰭結構周圍的柵極介電層以及形成于柵極介電層上的柵極電極層。可使用所屬領域中已知的沉積工藝各自形成柵極介電層及柵極電極層，例如:化學氣相沉積工藝(chemicalvapordeposition，簡稱cvd)、物理氣相沉積工藝(physicalvapordeposition，簡稱pvd)、原子層沉積工藝(atomiclayerdeposition，簡稱ald)、上述的組合、或其他適當的工藝。

在一些實施例中，柵極結構140為高介電常數金屬柵極結構。在這實施例中，柵極介電層包含高介電常數介電材料。高介電常數介電材料的介電常數大于sio2的介電常數(介電常數約為4)。在一實施例中，柵極介電層300包含hfo2，其介電常數約為18至40。在替代的實施例當中，柵極介電層300可包含下列材料之一：zro2、y2o3、la2o5、gd2o5、tio2、ta2o5、hfero、hflao、hfyo、hfgdo、hfalo、hfzro、hftio、hftao、以及srtio。柵極電極層包含金屬或金屬化合物。舉例而言，柵極電極層可包含氮化鈦(tin)材料、鎢(w)、氮化鎢(wn)、或鋁化鎢(wal)、鋁(al)、鈦(ti)、銅(cu)、或其組合。

形成高介電常數金屬柵極的步驟可能包括替換柵極(gatereplacement)制造流程。在一替換柵極制造流程的實施例中，形成虛設柵極電極層(例如:包含多晶硅)于高介電常數柵極介電層上，在進行離子注入工藝以形成源極與漏極區之后(于后文將詳細說明)，移除虛設柵極電極層，接著形成金屬柵極電極層以取代虛設柵極電極層。上述的替換柵極制造流程可稱作后柵極(gate-last)制造流程。在另一個替換柵極制造流程的實施例中，形成虛設柵極介電層(例如:包含氧化硅)，而虛設柵極電極層則形成于虛設柵極介電層之上，在進行離子注入工藝以形成源極與漏極區之后，虛設柵極介電層及虛設柵極電極層皆被移除，形成高介電常數柵極介電層以取代虛設柵極介電層，以及形成金屬柵極電極層以取代虛設柵極電極層。上述的替換柵極制造流程可稱作后高介電常數(high-k-last)制造流程。舉例而言，形成高介電常數金屬柵極結構的細節更詳細描述于美國專利“cost-effectivegatereplacementprocess”(申請號為13/440,848，提申日期為2012年4月5日，發明人為zhu等人，此專利申請案于2014年6月17日公告為美國專利號8,753,931)，上述專利所公開的全部內容被當作參考資料并入此處。

形成柵極間隔物150于柵極結構140的側壁表面上。沉積間隔物材料于柵極結構140上，之后在間隔物材料上進行圖案化工藝(例如:蝕刻工藝)以形成柵極間隔物150。間隔物材料可包括介電材料。在一實施例中，間隔物材料包括氧化硅。在另一實施例中，間隔物材料包括氮化硅。

繼續參考圖2，設置溝道區于每一柵極結構140之下的半導體層130的一部分中。于柵極結構140之間形成源極/漏極區160于半導體層130的另一部分中。換句話說，源極/漏極區160(其中之一如圖2所示)形成于每一柵極結構140的相對側。在一些實施例中，源極/漏極區160可包括輕摻雜源極/漏極區與重摻雜源極/漏極區。可以離子注入工藝將摻質離子注入至位于柵極結構140任一側(或相對側)的鰭結構的部分而形成輕摻雜源極/漏極區。用來形成輕摻雜源極/漏極區的離子注入工藝于形成柵極間隔物150之前進行。在形成柵極間隔物150之后，進行另一離子注入工藝將摻質離子注入至未被柵極結構140或柵極間隔物150所保護的鰭結構的部分。上述的離子注入工藝形成重摻雜源極/漏極區，其摻質濃度水平高于輕摻雜源極/漏極區的摻質濃度水平。

半導體裝置100亦包括層間介電層180(interlayerdielectric，簡稱ild)。在圖2所描繪的實施例中，層間介電層180橫向上鄰近于柵極間隔物150設置，而垂直方向上設置于源極/漏極區160之上。在一些實施例中，層間介電層180包含低介電常數介電材料(介電常數低于氧化硅的介電常數)。舉例而言，低介電常數介電材料可包括摻氟二氧化硅(fluorine-dopedsilicondioxide)、摻碳二氧化硅(carbon-dopedsilicondioxide)、多孔二氧化硅(poroussilicondioxide)、多孔摻碳二氧化硅(porouscarbon-dopedsilicondioxide)或旋轉涂布高分子介電材料(spin-onpolymericdielectricmaterial)。如圖2所示，層間介電層180具有平坦的上表面200，其與柵極結構140的上表面共平面。

接著請參照圖3，對半導體裝置100進行工藝210以形成凹口(recess)220于層間介電層的上表面200中。在一些實施例中，工藝210包括一或多個蝕刻工藝。蝕刻工藝可包括濕蝕刻工藝、干蝕刻工藝、或其組合。上述的一或多個蝕刻工藝被配置來蝕刻掉層間介電層180的材料而實質上不蝕刻掉柵極結構140或柵極間隔物150的材料。舉例而言，可配置對于層間介電層180的材料的蝕刻率實質上高于對于柵極結構140或柵極間隔物150的材料的蝕刻率的蝕刻劑而達到上述目的。

在一些其他實施例中，工藝210包括一或多個研磨工藝，例如:化學機械研磨工藝(chemicalmechanicalpolishing，簡稱cmp)。上述化學機械研磨工藝使用審慎調和的研磨液(slurry)，其不同于傳統的化學機械研磨工藝中的研磨液，使得研磨掉層間介電層180的材料的速率高于研磨掉柵極結構140或柵極間隔物150的材料的速率。

不論如何實現工藝210，其結果為部分移除層間介電層180將形成開口220于層間介電層180之上。換句話說，使層間介電層180”塌落(cavedin)”而具有下凹的上表面200a。下凹的上表面200a向下傾斜(朝向基板110)。在一些實施例中，下凹的上表面200a亦可具有向下的曲率(downwardcurvature)。在一些實施例中，移除層間介電層180露出了柵極間隔物150的上部而成為開口220。換句話說，柵極間隔物150(設置于層間介電層180旁邊)各自具有側壁表面的露出部分230。

應理解的是，根據傳統的半導體制造方法，并不會進行工藝210。根據本公開的各面向進行工藝210以使得后續形成的介電層有效地增大柵極間隔物150的厚度，于后文將詳細說明。

請參照圖4，形成介電層250于柵極結構140及層間介電層180之上。介電層250至少部分填充開口220且直接物理接觸層間介電層180以及柵極間隔物150的上側壁表面的部分230。在一些實施例中，以共形沉積工藝(conformaldepositionprocess)形成介電層250，因此，介電層250的上表面260部分地呈現了層間介電層180的下凹上表面200a的下凹形狀或輪廓(profile)。換句話說，所形成的介電層250亦具有下凹上表面260。這使得部分的介電層250橫向地設置于柵極間隔物150的側壁的部分230上。在一些實施例中，介電層250為蝕刻停止層(etching-stoplayer，簡稱esl)且其材料成分不同于層間介電層180。介電層250的材料成分可相同于或不同于柵極間隔物150。在一些實施例中，介電層250包含氮化硅。

請參照圖5，形成另一介電層280于介電層250之上。可以適當的沉積工藝形成介電層280。介電層280亦是層間介電層且于此處之后可稱為層間介電層280。在一些實施例中，層間介電層280以及層間介電層180具有相同的材料成分，舉例而言，兩者皆可包含低介電常數介電材料。然而，層間介電層280以及介電層250具有不同的材料成分。

請參照圖6，使用各種蝕刻工藝以形成接觸孔(contacthole)300。接觸孔300垂直地延伸穿過層間介電層280、介電層250、以及層間介電層180。接觸孔300露出了源極/漏極區160的一部分。在蝕刻出接觸孔300的步驟中，介電層250的一部分250a有效地充當額外的柵極間隔物以避免柵極結構140被損壞。更詳細而言，因為形成介電層250于層間介電層180的下凹的上表面200a上(參照圖4)，介電層250呈現了層間介電層180的上表面200a下凹的形狀/輪廓，介電層250的部分250a直接設置于每一柵極間隔物150的側壁的部分230上。介電層250的部分250a有效地”増厚(thicken)”柵極間隔物150。換句話說，柵極間隔物150可視為于其上部具有增大的橫向厚度。

在蝕刻接觸孔300的步驟中，可能會發生橫向的位移。更詳細而言，接觸孔300可能橫向地朝任一柵極結構140位移。這是不好的情況，因為隨著接觸孔300位移至太過靠近任一柵極結構140，所靠近的柵極結構140的柵極間隔物150可能被”貫穿(punchedthrough)”。換句話說，可能蝕刻掉足夠的柵極間隔物150(歸因于接觸孔300的橫向位移)，使得柵極間隔物150不再可以避免柵極結構140被蝕刻。因此，用以形成接觸孔300的蝕刻工藝可能會損害柵極結構140。然而，因為介電層250的部分250a有效地“增厚”柵極間隔物150，“貫穿”柵極間隔物150是比較困難的。換句話說，即使接觸孔300不幸地朝向任一柵極結構140橫向位移，有效的“增厚”的柵極間隔物150可更完善地避免其自身被“貫穿”，因此柵極間隔物150可更佳地避免在形成接觸孔300的步驟時無意間損害到柵極結構140。

應注意的是，所形成的層間介電層180若沒有下凹的上表面，則不可能達到上述的功效。若層間介電層180仍然保留如圖2所示的平坦上表面200，后續形成于其上的介電層250將位于柵極間隔物150之上。換句話說，介電層250將不具有形成于柵極間隔物150側壁上的部分，如此一來，柵極間隔物150將不具有根據本公開而得的增大的橫向厚度。

請參照圖7，形成源極/漏極接點350于接觸孔300之中。可以導電材料填充接觸孔300以形成源極/漏極接點350(例如:導孔沉積工藝，viadepositionprocess)，接著研磨掉接觸孔300之外的導電材料多余的部分。殘留的導電材料的部分形成源極/漏極接點350。在一些實施例中，源極/漏極接點350包含鎢。在其他的實施例中，源極/漏極接點350包含鋁或銅。源極/漏極接點350電性連接至源極/漏極160(例如:經由物理接觸)而提供了至源極/漏極160的電性連接。

因為源極/漏極接點350以及結構140的電極兩者皆為導體，以及因為設置于其間的材料(例如:層間介電層180以及柵極間隔物150)為介電材料，而產生了寄生電容(parasiticcapacitance，當介電材料設置于兩導電平板之間時會產生電容)。電容與兩導電板平板之間的距離成負相關。換句話說，電容隨著兩導電平板之間的距離增加而減少，而隨著兩導電平板之間的距離減少而增加。在以傳統的方式制造的半導體裝置中，源極/漏極接觸孔的橫向位移減少了兩導電平板(亦即，源極/漏極接點350以及柵極結構140)之間的距離。柵極間隔物150可協助避免源極/漏極接觸孔被蝕刻至過分靠近柵極結構140，然而因為柵極間隔物150很薄(特別是在頂部)，而可能不足以達到其功能。因此，由于所形成的源極/漏極接點350太過靠近(亦即，距離小)柵極結構140而引起的寄生電容可能會很顯著，特別是在半導體裝置的尺寸隨著每一技術世代將越來越小的情況下。上述的寄生電容對于半導體裝置的效能具有不良的影響。

相較之下，本公開通過設置于間隔物150的側壁230上的介電層250的部分250a以有效地”增大”間隔物150而降低了寄生電容。歸因于“增大”或“增厚”的間隔物150，源極/漏極接觸孔要將其貫穿將更為困難。換句話說，以更加自對準(self-aligned)的方式形成源極/漏極接觸孔(亦即，于垂直方向上較佳地對準源極/漏極區160)。因此，相較于先前的制造方案，本公開增加了源極/漏極接點350與柵極結構140的柵極電極之間的有效距離(于先前的技術方案中，源極/漏極接點的橫向位移使得上述距離太小)。

應理解的是，形成于層間介電層180中的凹陷量或凹陷程度可視半導體裝置100的類型而定。舉例而言，半導體裝置100可為輸入/輸出裝置(input/output(i/o)device)。輸入/輸出裝置包括控制輸入及/或輸出電壓/電流的裝置，因此相較于非輸入/輸出裝置，輸入/輸出裝置必需能夠承受較大的電壓或電流變動(swing)。相較之下，非輸入/輸出裝置可包括核心裝置(coredevices)，其可包括邏輯裝置(其不需要直接控制輸入/輸出的電壓/電流)。舉例而言，核心裝置可包括各種邏輯柵極，例如：反及柵(nand)、反或柵(nor)、反相器(inverter)…等等。在一些實施例中，核心裝置包括靜態隨機存取存儲器(staticrandom-accessmemory，簡稱sram)區。

輸入/輸出裝置及非輸入/輸出裝置的一個物理上的差異為輸入/輸出裝置的相鄰柵極結構之間的距離較非輸入/輸出裝置的相鄰柵極結構之間的距離長。換句話說，輸入/輸出裝置的層間介電層180較非輸入/輸出裝置寬。舉例而言，圖8繪示出非輸入/輸出裝置的半導體裝置400(例如:核心裝置)，但在其他方面則類似于圖7的輸入/輸出裝置100。非輸入/輸出裝置400經歷了實質上類似于前文參照圖2-圖7所描述的用以形成輸入/輸出裝置100的工藝。因此，基于明確性及一致性的理由，圖8的非輸入/輸出裝置400及圖7的輸入/輸出裝置100的類似的元件將作相同的標示。

除了層間介電層的寬度差異之外，圖8中的非輸入/輸出裝置400以及圖7中的輸入/輸出裝置100的另一差異為相較于輸入/輸出裝置100，非輸入/輸出裝置400具有較不下凹的層間介電層180(因而具有較不下凹的介電層250)。在一些實施例中，較不下凹的層間介電層180表示非輸入/輸出裝置400的層間介電層180的上表面(或介電層250的上表面260)較輸入/輸出裝置100的層間介電層180的上表面(或介電層250的上表面260)淺。舉例而言，輸入/輸出裝置100與非輸入/輸出裝置400的層間介電層的深度差異至少為1nm。在其他的實施例中，較不下凹的層間介電層180亦表示非輸入/輸出裝置400的層間介電層180的上表面的曲率小于輸入/輸出裝置100的層間介電層180的上表面的曲率，輸入/輸出裝置100及非輸入/輸出裝置400的介電層250的上表面260亦可有相同的情況。

輸入/輸出裝置100形成較下凹的層間介電層180的一個理由在于輸入/輸出裝置必須控制較大量的電壓/電流，而在此情況下可能要更加注意寄生電容。因此，輸入/輸出裝置100較下凹的層間介電層180可確保足夠的介電材料形成于間隔物的上側壁上(歸因于較下凹的層間介電層)以有效地增厚間隔物150(如上所述)而較佳地減輕對于寄生電容的顧慮。

應理解的是，可進行額外的工藝以完成半導體裝置100的制造流程。舉例而言，可形成柵極接點，且亦可形成包含多個金屬線及導孔的多層互連結構。半導體裝置100亦可經歷封裝及測試工藝。為了簡化說明，于此處并不詳細討論這些額外的工藝。此外，雖然前述參照圖1至圖8所進行的工藝使用鰭式場效晶體管作為半導體裝置的例子，應理解的是，本公開的各層面(以及其益處)亦可應用于“平面”的非鰭式場效晶體管裝置。

圖9為根據本公開的實施例所繪示的半導體裝置的制造方法600的流程圖。方法600包括接收一裝置的步驟610，上述裝置包括源極/漏極、柵極、形成于柵極的側壁上的柵極間隔物、以及形成于源極/漏極上的介電元件。柵極間隔物形成于柵極及介電元件之間。在一些實施例中，接收上述裝置的步驟包括接收鰭式場效晶體管裝置。鰭式場效晶體管裝置包括鰭結構，源極/漏極形成于上述鰭結構之中，而柵極則環繞著鰭結構形成。

方法600包括形成凹口于介電元件的上表面中的步驟620。在一些實施例中，形成上述凹口的步驟包括對柵極及介電元件進行化學機械研磨工藝。配置化學機械研磨工藝的研磨液，使得研磨介電元件的速率大于研磨柵極的速率。在一些其他的實施例中，形成上述凹口的步驟包括以蝕刻工藝移除部分的介電元件。上述蝕刻工藝可包括濕蝕刻工藝或干蝕刻工藝。

方法600包括形成介電層于上述介電元件的上表面及上述凹口之上的步驟630，使得上述介電層的一部分呈現下凹的形狀。

方法600包括蝕刻出穿過上述介電層及介電元件的接觸孔的步驟640，上述接觸孔露出源極/漏極。

方法600包括以導電材料填充上述接觸孔而形成源極/漏極接點的步驟650。

在一些實施例中，進行形成上述凹口的步驟以露出柵極間隔物的側壁的一部分，而進行形成上述介電層的步驟使得上述介電層的一部分直接形成于柵極間隔物的側壁所露出的部分之上。在蝕刻出上述接觸孔之后，上述介電層的部分殘留于柵極間隔物的側壁上。

在一些實施例中，接收裝置的步驟610中包括接收非輸入/輸出裝置以及輸入/輸出裝置，其各自包括各自的源極/漏極、柵極、柵極間隔物、以及介電元件。輸入/輸出裝置的介電元件相較于非輸入/輸出裝置的介電元件具有較大的橫向尺寸。在一些實施例中，于步驟620中所進行的形成凹口的步驟使得輸入/輸出裝置的凹口深度較非輸入/輸出裝置的凹口深度深。

應理解的是，可于前述的步驟610至650之前、之中、之后進行額外的工藝步驟以完成半導體裝置的制造。舉例而言，于制造完成之前，半導體裝置可經歷測試及封裝工藝。基于簡化的理由，于此處不討論其他工藝步驟。

由以上可知，相較于傳統半導體裝置及其制造方法，本公開提供了許多優點。然而，應理解的是，其他實施例可提供額外的優點，而并非所有優點需于此公開，且沒有特定的優點需滿足所有的實施例。

其中一個優點為本公開的半導體裝置可降低源極/漏極與源極/漏極接觸孔之間的錯位可能產生的損害。如前文所述，不同于形成平坦的層間介電層，本公開使用蝕刻工藝或審慎調整的研磨工藝以使得層間介電層“塌落(caved-in)”或下凹。后續沉積介電層于下凹的層間介電層上的步驟有效地増大或增厚了間隔物。因此，用以形成源極/漏極接觸孔的蝕刻工藝無法輕易地穿透(piercethrough)“增厚”的間隔物而避免了柵極結構被損害。

按照類似的概念，另一優點為“增厚”的間隔物可放寬與形成源極/漏極接觸孔有關的疊置要求(overlayrequirement)或蝕刻工藝的負擔。這是因為即使源極/漏極接觸孔存在有一些橫向位移，于此處形成的“增厚”的間隔物仍可適當地保護柵極結構而不大可能產生嚴重的后果。

此外，本公開亦提供了降低寄生電容的優點。從本公開的脈絡中，寄生電容為柵極結構與源極/漏極接點之間的距離的反函數(inversefunction)。此處的“增厚”的間隔物確保了源極/漏極接觸不會”太過靠近”柵極結構的任一側。換句話說，“增厚”的間隔物有效地増長了柵極結構與源極/漏極接點之間的最小距離。隨著此距離的增加，所產生的寄生電容會降低。降低寄生電容改善了良率且提升了半導體裝置的效能。

本公開的一層面關于一種半導體裝置。上述半導體裝置包括晶體管。上述晶體管包括源極/漏極區、柵極結構、設置于柵極結構的側壁上的柵極間隔物、鄰近于柵極間隔物上部設置的第一介電材料、以及鄰近于柵極間隔物下部設置的第二介電材料。上述第二介電材料與第一介電材料的材料組成不同。

本公開的另一層面涉及一種半導體裝置。上述半導體裝置包括非輸入/輸出裝置。上述非輸入/輸出裝置包括第一源極/漏極、第一柵極結構、設置于第一柵極結構的側壁上的第一柵極間隔物、設置于第一柵極間隔物旁邊的第一層間介電層、設置于第一柵極結構及第一層間介電層上的第一介電層、以及設置于第一源極/漏極上的第一接點。第一介電層具有第一下凹上表面。第一接點延伸穿過第一層間介電層及第一介電層。上述半導體裝置亦包括輸入/輸出裝置。上述輸入/輸出裝置包括第二源極/漏極、第二柵極結構、設置于第二柵極結構的側壁上的第二柵極間隔物、設置于第二柵極間隔物旁邊的第二層間介電層、設置于第二柵極結構及第二層間介電層上的第二介電層、以及設置于第二源極/漏極上的第二接點。第二接點延伸穿過第二層間介電層及第二介電層。第二介電層具有第二下凹上表面。上述第二下凹上表面的深度大于上述第一下凹上表面。

本公開的又另一層面涉及一種半導體裝置的制造方法。接收一裝置，上述裝置包括源極/漏極、柵極、形成于柵極的側壁上的柵極間隔物、以及形成于源極/漏極上的介電元件。上述柵極間隔物形成于柵極與介電元件之間。形成一凹口于上述介電元件的上表面中。形成介電層于介電元件的上表面及上述凹口之上，使得上述介電層的一部分呈現出下凹的形狀。蝕刻出穿過上述介電層及介電元件的接觸孔。上述接觸孔露出源極/漏極。

上述內容概述許多實施例的特征，因此任何本領域技術人員，可更加理解本公開的各層面。任何本領域技術人員，可能無困難地以本公開為基礎，設計或修改其他工藝及結構，以達到與本公開實施例相同的目的及/或得到相同的優點。任何本領域技術人員也應了解，在不脫離本公開的精神和范圍內做不同改變、代替及修改，如此等效的創造并沒有超出本公開的精神及范圍。