半導體器件及其制造方法與流程

本發明實施例涉及半導體器件及其制造方法。

背景技術：

為了實現提高晶體管性能以及減小其尺寸，晶體管已經發展為：溝道和源極/漏極區位于從襯底形成的鰭中。這種非平面器件是多重柵極finfet。多重柵極finfet可以具有柵電極，柵電極橫跨一個鰭式硅主體以形成溝道區域。可以鄰近溝道區形成外延源極/漏極區在增加溝道區的載子遷移率。

技術實現要素：

根據本發明的一個實施例，提供了一種半導體器件，包括：半導體襯底；多個半導體鰭，存在于所述半導體襯底上，所述半導體鰭分別包括位于所述半導體鰭中的凹槽；至少一個柵極堆疊件，存在于所述半導體鰭的鄰近所述凹槽的部分上；以及至少一個外延結構，橫跨所述半導體鰭的所述凹槽存在，其中，所述外延結構包括多個角和存在于所述角之間的至少一個槽，以及所述槽具有比所述角的至少一個角的曲率半徑大的曲率半徑。

根據本發明的另一實施例，還提供了一種半導體器件，包括：半導體襯底；多個半導體鰭，存在于所述半導體襯底上，所述半導體鰭分別包括位于所述半導體鰭中的凹槽；至少一個柵極堆疊件，存在于所述半導體鰭的鄰近所述凹槽的部分上；以及至少一個外延結構，橫跨所述半導體鰭的所述凹槽存在，其中，所述外延結構包括位于所述外延結構中的至少一個槽，并且所述外延結構的所述槽具有大于0.5nm的曲率半徑。

根據本發明的又一實施例，還提供了一種形成半導體器件的方法，包括：在半導體襯底上形成多個半導體鰭；去除所述半導體鰭的部分以形成凹槽；在所述半導體鰭的鄰近所述凹槽的另一部分上形成柵極堆疊件；在所述凹槽內形成外延結構至少直到所述外延結構合并，以及在合并的所述外延結構中形成槽；以及使所述槽成形使得成形的所述槽具有比成形前的所述槽的曲率半徑大的曲率半徑。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應當注意，根據工業中的標準實踐，各個部件并非按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1至圖13示出了根據本發明的一些實施例的形成半導體器件的方法的不同步驟。

具體實施方式

下列公開提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面將描述元件和布置的特定實例以簡化本發明。當然這些僅僅是實例并不旨在限定本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括在第一部件和第二部件之間形成額外的部件使得第一部件和第二部件可以不直接接觸的實施例。而且，本發明在各個實例中可重復參考數字和/或字母。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關系。

此外，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。空間相對術語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，并且通過在本文中使用的空間關系描述符可同樣地作相應地解釋。

圖1至圖13示出了根據本發明的一些實施例的形成半導體器件的方法的不同步驟。參照圖1，在襯底100上形成多個半導體鰭110。在一些實施例中，襯底110包括塊狀硅襯底。在另一個實施例中，襯底100可以是晶體結構的硅。在一些其他實施例中，襯底100可以包括諸如鍺的其他元素半導體，或包括諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導體。在另一些其他實施例中，襯底100包括絕緣體上硅(soi)襯底。可以使用注氧隔離、晶圓接合和/或其他適當方法制造soi襯底。

半導體鰭110從襯底100延伸。可采用諸如光刻和蝕刻工藝的合適的工藝形成半導體鰭110。在一些實施例中，可以使用干蝕刻或等離子體工藝從襯底100蝕刻半導體鰭110。其后，形成隔離結構120以填充位于半導體鰭110之間的溝槽的下部作為淺槽隔離(sti)。換句話說，半導體鰭110被隔離結構120包圍。隔離結構120可以包括諸如氧化硅的任何合適的介電材料。形成隔離結構120的方法可以包括：在襯底100上沉積介電材料以覆蓋半導體鰭110，可選擇地實施平坦化工藝以去除位于半導體鰭110之間的溝槽的外部的多余的介電材料，然后在剩余的介電材料上實施蝕刻工藝直到暴露半導體鰭110的上部。

參考圖2，偽柵極材料層130形成在半導體鰭110上。偽柵極材料層130可以包括多晶硅。可以通過諸如化學汽相沉積(cvd)工藝的沉積工藝形成偽柵極材料層130。通過諸如cvd工藝的沉積工藝在偽柵極材料層130上形成掩模層140。在一些實施例中，掩模層140可以包括諸如氮化硅(sin)、氧化硅或它們的組合的硬掩模。在一些實施例中，掩模層140可以是多層結構。例如，掩模層140可以包括形成于偽柵極材料層130上的氮化硅層和形成于氮化硅層上的氧化硅層。

參考圖3，圖案化掩模層140和偽柵極材料層130以形成橫跨半導體鰭110的部分的偽柵極堆疊件150。暴露半導體鰭110的位于偽柵極堆疊件150旁邊的其他部分。圖案化步驟包括實施光刻和蝕刻工藝。

參考圖4，一對隔件160形成于偽柵極堆疊件150的相對的兩側壁上。在一些實施例中，間隔件160可包括氧化硅、氮化硅、氮氧化硅或其他合適的材料。間隔件160可以包括單層或多層結構。形成間隔件160的方法包括：在襯底100上形成介電層并實施蝕刻工藝以去除介電層的部分。在一些實施例中，間隔件160可以用于偏移隨后形成的摻雜區，例如源極/漏極區。間隔件160還可以用于設計或改變源極/漏極區輪廓。

參考圖5，分別部分地去除(或部分地凹進)半導體鰭110的被柵極堆疊件150和間隔件160暴露的部分以形成凹槽112。在該去除(步驟)之后,剩余的半導體鰭110的至少一個具有嵌入部分114和突出部分116。嵌入部分114嵌入在隔離結構120中，并且嵌入部分114至少被凹槽112部分地暴露。突出部分116從嵌入部分114突出并且鄰近凹槽112。柵極堆疊件150和間隔件160覆蓋突出部分116，以及突出部分116的相對的側壁分別從間隔件160暴露。可以使用偽柵極堆疊件150和間隔件160作為硬掩模通過反應離子蝕刻(rie)或通過任何其他合適的去除工藝實施該去除(步驟)。在一些實施例中，可以在大約1mtorr到1000mtorr的壓力、大約50w到1000w的功率、大約20v到500v的偏置電壓、大約40℃到60℃的溫度下、使用hbr和/或者cl2作為蝕刻氣體來實施刻蝕工藝。另外，在提供的一些實施例中，可以調節刻蝕工藝使用的偏置電壓以允許對蝕刻方向的良好的控制，以實現用于半導體鰭110的嵌入部分114的期望的輪廓。

參考圖6，未成形的外延結構170分別形成在凹槽112中和半導體鰭110的嵌入部分114上。在外延工藝期間，未成形的外延結構170的外延生長垂直和橫向地延伸，從而未成形的外延結構170合并在一起(或物理連接)以形成未成形的合并的外延結構180，未成形的合并的外延結構180橫跨半導體鰭110的凹槽112而存在。可使用一個或多個外延或外延的(epi)工藝來形成該未成形的外延結構170，使得可在半導體鰭110的嵌入部分114上可以形成晶體狀態的si部件、sige部件、其他合適的部件和/或它們的組合。例如，至少一個未成形的外延結構170具有外延層172和覆蓋層174。覆蓋層174覆蓋外延層172。在一些實施例中，外延層172包括硅鍺，以及覆蓋層174包括硅。可以在嵌入部分114上通過外延生長形成外延層172。也可以在外延層172上通過外延生長形成覆蓋層174。在一些實施例中，覆蓋層174包括基本上純的硅。這樣的覆蓋層可以增加未成形的外延結構170的導電率。未成形的外延結構170的覆蓋層174合并在一起。

在一些實施例中，未成形的外延結構170的晶格常數不同于半導體鰭110的晶格常數，從而位于半導體鰭110的突出部分中的被偽柵極堆疊件150覆蓋的溝道可以通過外延結構170具有應力或應變以提高半導體器件的載流子遷移率和加強器件性能。例如，半導體鰭110包括硅以及外延結構170的外延層172包括硅鍺。外延工藝的一些實例包括cvd沉積技術(如，汽相外延(vpe)和/或超高真空cvd(uhv-cvd))、分子束外延生長和/或其他合適的工藝。該外延工藝可使用與半導體鰭110的嵌入部分114的成分相互作用的氣體前體和/或液體前體。在一些實例中，當未成形的外延結構170包括硅鍺，諸如具有硅鍺外延層172時，未成形的外延結構170的外延生長的前體可以分別包括諸如sih4的含硅氣體和諸如geh4含鍺氣體，調節含硅氣體和含鍺氣體的分壓來改變鍺原子百分比和硅原子百分比。在外延生長期間，可以控制含鍺前體的流量以調節未成形的外延結構170的尺寸。在一些實施例中，可以控制含鍺氣體的流量以增加未成形的外延結構170的尺寸，并且此類控制含鍺氣體流量可以增加在隨后的工藝中源極/漏極接觸件可以形成于外延結構170上的面積。

在一些實施例中，未成形的外延結構170可以是原位摻雜的。例如，摻雜的種類包括諸如硼或bf2的p型摻雜劑和/或其他合適的摻雜劑。如果未成形的外延結構170不是原位摻雜的，那么將執行第二注入工藝(例如，結注入工藝)以摻雜該未成形的外延結構170。可以執行一次或多次退火工藝以激活該未成形的外延結構170。該退火工藝包括快速熱退火(rta)和/或激光退火工藝。

參照圖7和圖8，其中，圖8是沿著圖7中的線8獲取的截面圖。實施形狀修改工藝以使圖6中的未成形的合并的外延結構180成形為成形的合并的外延結構185。例如，可以蝕刻圖6的合并的外延結構180以形成具有基本平滑的角的合并的外延結構185。由于通過形狀修改工藝使合并的外延結構185成形，合并的外延結構185包括至少一個基本圓的彎曲槽186。該基本圓的槽186可以增加在隨后的工藝中源極/漏極接觸件可以形成于槽186上的面積。也就是說，使圖6中的未成形的外延結構170成形為圖7中的成形的外延結構175，以及使圖6中未成形的外延結構170之間的凹槽成形作為圖7中的位于成形的外延結構175之間的槽186，使得圖7中的位于成形的外延結構175之間的槽186具有比圖6中位于未成形的外延結構170之間的凹槽大的曲率半徑。換句話說，使圖6中未成形的外延結構170成形以形成圖7中的成形的外延結構175，成形的外延結構175協同形成凹面187,以及凹面187將基本圓的槽186限定于其上。也就是說，凹面187基本是圓的并作為基本圓的槽186的底面。凹面187的基本圓的輪廓可以增加在隨后的工藝中源極/漏極接觸件可以形成于凹面187上的面積。在一些實施例中，凹面187(或基本圓的槽186)的曲率半徑大于約0.5nm，這可以增加源極/漏極接觸件可以形成于凹面187上的面積。在一些實施例中，成形的外延結構175的至少一個的高度在從約40nm至約60nm的范圍內。在一些實施例中，成形的外延結構175的至少一個的寬度在從約30nm至約50nm的范圍內。

如圖8所示，在一些實施例中，成形的合并的外延結構185具有頂角188。成形的合并的外延結構185的頂角188分別位于有成形的外延結構175形成于其上的半導體鰭110之上。也就是說，頂角188在襯底100的表面102上的投影分別與半導體鰭110重疊。基本圓的槽186存在于頂角188之間，以及凹面187也存在于頂角188之間。在一些實施例中，形狀修改工藝使頂角188成形為基本圓角。在一些實施例中，由于形狀修改工藝，基本圓的頂角188的至少一個具有比基本圓的槽186的曲率半徑小的曲率半徑。也就是說，基本圓的槽186的曲率半徑大于基本圓的頂角188的曲率半徑，因此增加了源極/漏極接觸件可以形成于槽186上的面積。例如，基本圓的槽186的曲率半徑大于約0.5nm，基本圓的頂角188的曲率半徑在從約1nm到約10nm的范圍，或小于0.5nm。

關于基本圓的槽186，基本圓的頂角188是凸起的。也就是說，關于基本圓的頂角188，基本圓的槽186是凹面的并且存在于基本圓的頂角188之間。換句話說，基本圓的頂角188鄰近凹面187相對的側壁，以及凹面187具有比基本圓的頂角188更靠近襯底100的底部。也就是說，從凹面187的底部到襯底100的表面102的距離比從基本圓的頂角188到襯底100的表面102的距離短。在這種配置中，基本圓的頂角188和基本圓的槽186可以一起形成基本波浪形表面，并且基本波浪形表面的凹陷區具有大于基本波浪形表面的凸起區的曲率半徑，這可以增加源極/漏極接觸件可以形成于凹陷區上的面積。

在一些實施例中，在形狀修改工藝之后，去除覆蓋層174的至少部分。保留覆蓋層174的存在于外延層172之間的合并的部分以用作合并的覆蓋層176。在合并的覆蓋層176的外表面上形成基本圓的槽186。也就是說，使合并的覆蓋層176成形以在合并的覆蓋層176上形成凹面187。在一些實施例中，使覆蓋層174成形，不使外延層172成形。在一些實施例中，使覆蓋層174和外延層172成形。在一些實施例中，在形狀修改工藝之后，暴露外延層172的部分，并且外延層172暴露的表面鄰近限定基本圓的槽186的凹面187。

在一些實施例中，基本圓的頂角188形成在外延層172上。也就是說，外延層172具有通過形狀修改工藝成形的基本圓的頂角。在一些實施例中，基本圓的槽186的底部和基本圓的頂角188的頂部由不同的材料制成。例如，基本圓的槽186的底部包括硅，而基本圓的頂角188的頂部包括硅鍺。在一些實施例中，為了提高導電率，可以對合并的外延結構185實施可選的外延工藝以用于在合并的外延結構185上形成另一個硅蓋。

在一些實施例中，形狀修改工藝包括各向同性蝕刻工藝。也就是說，可以對圖6中未成形的合并的外延結構180實施各向同性蝕刻工藝以形成圖7中成形的合并的外延結構185。各向同性蝕刻工藝是一種不包括優選方向的蝕刻。在一些實施例中，各向同性蝕刻可以是鍺選擇蝕刻工藝、硅選擇蝕刻或它們的組合。例如，在各向同性蝕刻工藝中使用的蝕刻劑可以包括氫氟酸(hf)、氯化氫(hcl)、氫溴酸(hbr)、過氧化氫(h2o2)、其他合適的蝕刻劑或它們的組合。硅選擇蝕刻工藝指的是對硅有選擇性的蝕刻工藝。也就是說，在單個蝕刻工藝中，蝕刻掉的含硅結構的量大于蝕刻掉的含其他結構的量。同樣地，鍺選擇蝕刻工藝指的是對鍺有選擇性的蝕刻工藝。也就是說，在單個蝕刻工藝中，蝕刻掉的含鍺結構的量大于蝕刻掉的含其他結構的量。

在一些實施例中,如圖8中所示，襯底100具有表面102，并且半導體鰭110存在于(或凸起于)襯底100的表面102上。基本圓的槽186在襯底100的有半導體鰭110存在于其上的表面102上的投影至少存在于半導體鰭110之間，并且因此增加了源極/漏極可以形成于槽186上的面積。

在一些實施例中，如圖8所示，隔離結構120的部分在合并的外延結構185之下。也就是說，合并的外延結構185在襯底100的表面102上的投影與隔離結構120在襯底100的表面102的投影重疊。隔離結構120具有鄰近合并的外延結構185的頂面122。換句話說，頂面122遠離襯底100。由于形狀修改工藝，隔離結構120的頂面122至少部分地凹進。也就是說，隔離結構120的頂面122可以是凹面，由于至少形狀修改工藝而形成這樣的凹形輪廓。例如，頂部凹面122可以是彎曲的或基本圓的。

參考圖9，在襯底100上形成層間介電(ild)層200以覆蓋偽柵極堆疊件150、外延結構185和半導體鰭110。層間介電層200可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介電常數介電材料或它們的組合。可以通過諸如cvd工藝的沉積工藝形成ild層200。然后，去除ild層200的部分以暴露偽柵極堆疊件150的頂面。去除步驟可以包括實施化學機械拋光(cmp)工藝。

參考圖10，通過合適的工藝去除間隔件160之間的偽柵極堆疊件150以形成凹槽210。凹槽210的形成可以通過反應離子蝕刻(rie)或任何其他合適的去除工藝來實施。凹槽210的形成可以包括相對于位于半導體鰭110的下面的突出部分選擇性地蝕刻偽柵極堆疊件150的選擇性蝕刻工藝。在凹槽210的形成期間，可以通過諸如光刻膠掩模或硬掩模的掩模保護間隔件160和ild層200。在形成凹槽210之后，可以通過灰化、剝離或其他合適的技術去除掩模。

參考圖11和圖12，其中圖12是沿著圖11中的線11獲取的截面圖。在凹槽210中以及半導體鰭110的位于凹槽210中的突起部分上形成柵極介電層220。在凹槽210中以及柵極介電層220上形成柵電極層230。柵極介電層220和柵電極層230在間隔件160之間形成柵極堆疊件240。防止電子損耗的柵極介電層220可以包括,例如，諸如金屬氧化物、金屬氮化物、金屬硅鹽酸、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅鹽酸、金屬的氮氧化物、金屬鋁酸、硅酸鋯、鋁酸鋯或它們的組合的高k介電材料。在一些實施例中，柵極介電層220可以包括氧化鉿(hfo2)、氧化硅鉿(hfsio)、氮氧化硅鉿(hfsion)、氧化鉿鉭(hftao)、氧化鉿鈦(hftio)、氧化鋯鉿(hfzro)、氧化鑭(lao)、氧化鋯(zro)、氧化鈦(tio)、氧化鉭(ta2o5)、氧化釔(y2o3)、氧化鍶鈦(ssrtio3,sto)、氧化鋇鈦(batio3,bto)、氧化鋇鋯(bazro)、氧化鑭鉿(hflao)、氧化硅鑭(lasio)、氧化硅鋁(alsio)、氧化鋁(al2o3)、氮化硅(si3n4)、氮氧化硅(sion或它們的組合。柵極介電層220可具有多層結構，例如一個氧化硅層(即，界面層)和另外一個高k材料層。柵極介電層220可使用cvd、物理汽相沉積(pvd)、原子層沉積(ald)、熱氧化、臭氧氧化、其他合適的工藝或它們的組合形成。

在一些實施例中，柵電極層230包括諸如多晶硅、非晶硅等的半導體材料。可摻雜或不摻雜地沉積柵電極層230。例如，在一些實施例中，柵電極層230包括通過低壓化學汽相沉積(lpcvd)不摻雜沉積的多晶硅。一旦應用，例如,多晶硅可以摻雜有磷離子(或其他p型摻雜物)以形成pmos器件，或者可以摻雜有硼(或其他n型摻雜物)以形成nmos器件。例如,該多晶硅還可以通過原位摻雜的多晶硅的爐沉積的方式來沉積。可選地，柵電極層230可包括多晶硅金屬合金或包括諸如鎢(w)、鎳(ni)、鋁(al)、鉭(ta)、鈦(ti)或它們的組合的金屬的金屬柵極。

參考圖13，源極/漏極接觸件250穿過ild層200并與外延結構185的基本圓的凹面187接觸。也就是說，源極/漏極接觸件250形成于基本圓的槽186上。在一些實施例中，由于源極/漏極接觸件250形成于基本圓的凹面187上，因此源極/漏極接觸件250可以包括與基本圓的凹面187對應的基本圓的底面252。也就是說，基本圓的底面252與基本圓的凹面187接觸，并且基本圓的底面252具有與槽186基本相同的曲率半徑。在一些實施例中，基本圓的底面252的曲率半徑大于約0.5nm。在一些實施例中，基本圓的底面252的曲率半徑比基本圓的頂角188的曲率半徑大。源極/漏極接觸件250的形成包括：通過蝕刻工藝向下蝕刻穿過ild層200至合并的外延結構185的基本圓的凹面187來形成接觸孔并且通過諸如cvd工藝的沉積工藝在接觸孔中沉積金屬或其他合適的導電材料以形成源極/漏極接觸件250。

在一些實施例中，橫跨半導體鰭的凹槽而存在的外延結構具有槽。使槽成形使其具有比外延結構的角的曲率半徑大的曲率半徑。結果，源極/漏極接觸件可以形成于更大的面積上，從而可以降低接觸電阻。

參照一些實施例，一種半導體器件包括半導體襯底、多個半導體鰭、柵極堆疊件和外延結構。半導體鰭存在于半導體襯底上。半導體鰭分別包括位于半導體鰭中的凹槽。柵極堆疊件存在于半導體鰭的鄰近凹槽的部分上。外延結構橫跨半導體鰭的凹槽而存在。外延結構包括多個角和存在于角之間的至少一個槽，以及槽具有比至少一個角的曲率半徑大的曲率半徑。

根據一些實施例，一種半導體器件包括半導體襯底、多個半導體鰭、柵極堆疊件和外延結構。半導體鰭存在于半導體襯底上。半導體鰭分別包括位于半導體鰭中的凹槽。柵極堆疊件存在于半導體鰭的鄰近凹槽的部分上。外延結構橫跨半導體鰭的凹槽而存在。外延結構包括至少一個槽。槽具有大于約0.5nm的曲率半徑。

根據一些實施例，一種形成半導體器件的方法包括：在半導體襯底上形成多個半導體鰭，去除半導體鰭的部分以形成凹槽，在半導體鰭的鄰近凹槽的另一部分上形成柵極堆疊件，在凹槽內形成外延結構至少直到外延結構合并以及在合并的外延結構上形成槽，并使該槽成形使得成形后的槽具有比成形前的槽的曲率半徑大的曲率半徑。

根據本發明的一個實施例，提供了一種半導體器件，包括：半導體襯底；多個半導體鰭，存在于所述半導體襯底上，所述半導體鰭分別包括位于所述半導體鰭中的凹槽；至少一個柵極堆疊件，存在于所述半導體鰭的鄰近所述凹槽的部分上；以及至少一個外延結構，橫跨所述半導體鰭的所述凹槽存在，其中，所述外延結構包括多個角和存在于所述角之間的至少一個槽，以及所述槽具有比所述角的至少一個角的曲率半徑大的曲率半徑。

在上述半導體器件中，所述槽在所述半導體襯底的表面上的投影至少部分地存在于所述半導體鰭之間，所述半導體鰭存在于所述半導體襯底上。

在上述半導體器件中，所述外延結構還包括分別存在于所述半導體鰭上的多個外延層和至少存在于所述外延層之間的至少一個覆蓋層，其中，所述槽至少存在于所述覆蓋層上。

在上述半導體器件中，還包括：至少一個接觸件，存在于所述槽上。

在上述半導體器件中，還包括：至少一個接觸件，具有與所述外延結構接觸的底面，其中，所述接觸件的所述底面具有比所述角的至少一個角的所述曲率半徑大的曲率半徑。

在上述半導體器件中，還包括：至少一個接觸件，具有與所述外延結構接觸的底面，其中，所述接觸件的所述底面具有大于0.5nm的曲率半徑。

在上述半導體器件中，所述槽的所述曲率半徑大于0.5nm。

在上述半導體器件中，所述角的至少一個角的所述曲率半徑小于0.5nm。

根據本發明的另一實施例，還提供了一種半導體器件，包括：半導體襯底；多個半導體鰭，存在于所述半導體襯底上，所述半導體鰭分別包括位于所述半導體鰭中的凹槽；至少一個柵極堆疊件，存在于所述半導體鰭的鄰近所述凹槽的部分上；以及至少一個外延結構，橫跨所述半導體鰭的所述凹槽存在，其中，所述外延結構包括位于所述外延結構中的至少一個槽，并且所述外延結構的所述槽具有大于0.5nm的曲率半徑。

在上述半導體器件中，所述外延結構還包括鄰近所述槽的至少一個角，并且所述槽具有比所述角更靠近所述襯底的底部。

在上述半導體器件中，所述角具有比所述槽的所述曲率半徑小的曲率半徑。

在上述半導體器件中，所述槽的所述底部和所述角由不同的材料制成。

在上述半導體器件中，還包括：至少一個接觸件，具有與所述外延結構接觸的底面，其中，所述接觸件的所述底面具有與所述槽的所述曲率半徑基本相同的曲率半徑。

在上述半導體器件中，還包括：至少一個接觸件，具有與所述外延結構接觸的底面，其中，所述接觸件的所述底面具有大于0.5nm的曲率半徑。

根據本發明的又一實施例，還提供了一種形成半導體器件的方法，包括：在半導體襯底上形成多個半導體鰭；去除所述半導體鰭的部分以形成凹槽；在所述半導體鰭的鄰近所述凹槽的另一部分上形成柵極堆疊件；在所述凹槽內形成外延結構至少直到所述外延結構合并，以及在合并的所述外延結構中形成槽；以及使所述槽成形使得成形的所述槽具有比成形前的所述槽的曲率半徑大的曲率半徑。

在上述方法中，所述成形包括對合并的所述外延結構實施各向同性蝕刻工藝。

在上述方法中，用于所述成形中的蝕刻劑包括過氧化氫(h2o2)。

在上述方法中，實施所述成形至少直到所述槽的所述曲率半徑大于0.5nm。

在上述方法中，形成合并的所述外延結構包括：在所述凹槽內分別形成外延層；以及分別在所述外延層上形成覆蓋件至少直到所述覆蓋件合并在一起，其中，所述成形包括去除所述覆蓋件的至少部分。

在上述方法中，還包括：在成形的所述槽上形成至少一個接觸件。

上述內容概括了幾個實施例的特征使得本領域技術人員可更好地理解本公開的各個方面。本領域技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他的處理和結構以用于達到與本發明所介紹實施例相同的目的和/或實現相同優點。本領域技術人員也應該意識到，這些等效結構并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。