隔離型LDMOS結構及其制造方法與流程

文檔序號：11136644閱讀：704來源：國知局

本發明屬于半導體技術領域，具體涉及一種隔離型LDMOS結構及其制造方法。

背景技術：

LDMOS(Lateral Double-Diffused MOSFET)是一種常用的半導體器件，具有高功率增益、高效率及低成本等優點，在半導體技術中使用相當廣泛。為提高LDMOS擊穿電壓，增大輸出功率，通常采用增加漂移區長度和降低漂移區摻雜濃度的方法，這將導致器件比導通電阻增加，增大功耗。自RESURF技術和槽隔離技術提出以來，Single-RESURF LDMOS、Double RESURF LDMOS、Triple RESURF LDMOS、Multiple RESURF LDMOS、3D RESURF LDMOS、SJ LDMOS等改進結構對降低比導通電阻有顯著的效果。然而此類結構并不能完全改善器件體內的電場分布問題，仍然存在器件耐壓與導通電阻之間矛盾的問題。

技術實現要素：

本發明針對LDMOS擊穿電壓與比導通電阻的矛盾關系，提出了一種隔離型LDMOS結構及其制造方法。

為實現上述發明目的，本發明技術方案如下：

一種隔離型LDMOS結構，包括集成在同一P型襯底基片上的隔離槽結構和LDMOS結構；所述隔離槽結構位于P型襯底及其上方的N型外延層內、LDMOS結構的第二P型重摻雜區和第一P型擴散阱區之間，隔離槽結構包括至少一個槽、槽內部的填充介質、槽底部的第一P區、槽邊緣的第一氧化層，所述第一氧化層用于隔離槽內部的填充介質與槽外部的半導體硅材料，槽上表面為LDMOS的第三氧化層。

作為優選方式，所述LDMOS結構是Single-RESURF LDMOS、Double RESURF LDMOS、Triple RESURF LDMOS、Multiple RESURF LDMOS、3D RESURF LDMOS、SJ LDMOS其中的一種。

作為優選方式，所述LDMOS結構包括P型襯底、N型外延層、第一P型擴散阱區、第二P型擴散阱區、第二P區、第一P型重摻雜區、第二P型重摻雜區、第一N型重摻雜區、第二N型重摻雜區、第二氧化層、第三氧化層、柵極、源極、漏極、襯底電極、體區電極；

所述N型外延層、第二P型擴散阱區位于P型襯底上方并分別在隔離槽結構的兩側，所述第一P型擴散阱區、第二P區、第二N型重摻雜區都位于N型外延層內且其上表面都與N型外延層的上表面平齊，第二P區位于P型擴散阱區和第二N型重摻雜區之間，所述第一P型重摻雜區、第一N型重摻雜區位于第一P型擴散阱區內且其上表面都與P型擴散阱區上表面平齊；所述第二P型重摻雜區位于第二P型擴散阱區內且其上表面與第二P型擴散阱區上表面平齊，所述第三氧化層位于第一P型擴散阱區和第二N型重摻雜區之間并覆蓋N型外延層、第二P區的表面，所述第二氧化層位于第一N型重摻雜區和第三氧化層之間并覆蓋第一P型擴散阱區的表面，所述柵極位于第二氧化層上表面，所述源極連接第一N型重摻雜區電位，所述漏極連接第二N型重摻雜區電位，所述襯底電極連接第二P型重摻雜區電位，所述體區電極連接第一P型重摻雜區電位。

作為優選方式，所述槽的深度大于N型外延層的厚度。

作為優選方式，所述槽的深度大于N型外延層的厚度1μm～3μm。這樣能更好的進行隔離，減小襯底漏電，改善靠近源區的電場。

作為優選方式，所述槽底部注入P型雜質的劑量大于10¹²cm^-2。這樣能更好的進行隔離，減小襯底漏電，改善靠近源區的電場。

作為優選方式，所述槽的形狀是條形、梯形、倒梯形、階梯形其中的一種或多種。

作為優選方式，第一P區的橫向長度和P型襯底的橫向長度相同。這樣能阻擋外延層向P型襯底的反向擴散。

作為優選方式，所述器件中各摻雜類型相應變為相反的摻雜類型，即P型摻雜變為N型摻雜的同時，N型摻雜變為P型摻雜。

為實現上述發明目的，本發明還提供一種上述隔離型LDMOS結構的制造方法，包括以下步驟：

步驟1：采用P型硅片作為襯底；

步驟2：在襯底部分表面注入P型雜質形成第一P區，或者第一P區在形成隔離槽、槽側壁及底部氧化之后，填充槽介質之前注入形成；

步驟3：外延形成N型外延層；

步驟4：形成隔離槽、槽側壁及底部氧化；

步驟5：填充槽介質；

步驟6：LDMOS制造流程。

本發明針對LDMOS擊穿電壓與比導通電阻的矛盾關系，提出了一種隔離型LDMOS結構及其制造方法。通過在部分襯底注入與襯底材料摻雜類型相同的半導體雜質的方式，使得形成的隔離槽底部有一個P型區，改變靠近源端的電場分布，提高漂移區摻雜濃度，進而提高器件耐壓和降低比導通電阻，進一步優化了比導通電阻與擊穿電壓關系。解決源端表面提前擊穿問題，進一步提高擊穿電壓。同時，外延形成的N型外延層濃度分布均勻性更優。

本發明的有益效果為：

1、本發明一種隔離型LDMOS結構在隔離槽底部形成有與襯底摻雜類型相同的半導體材料類型的區域，輔助漂移區耗盡，降低靠近源端的表面電場，防止靠近源端表面提前擊穿，且與傳統槽隔離LDMOS結構相比，刻槽深度更淺，工藝實施難度降低和成本減小；

2、本發明一種隔離型LDMOS結構的隔離槽可以防止高壓集成電路器件間相互串擾，底部注入與襯底摻雜類型相同的半導體材料降低襯底漏電。

3、本發明一種隔離型LDMOS結構的隔離槽可以與不同結構的LDMOS集成，進一步優化擊穿電壓與比導通電阻的關系。

4、本發明一種隔離型LDMOS結構的隔離槽在靠近LDMOS結構一側側壁斜注注入N型雜質，可以優化阱區靠近槽邊界處濃度，提高耐壓。

附圖說明

圖1為本發明提供的一種隔離型LDMOS結構示意圖。

圖2為本發明實施例的工藝仿真示意圖。

圖3(1)～圖3(6)為本發明實施例提供的一種隔離型LDMOS結構的制造方法的工藝流程示意圖。

圖4(1)～圖4(6)為圖3器件制造過程中對應的工藝仿真圖。

圖5為槽2的各種形狀示意圖。

圖6為LDMOS結構一側的側壁通過斜注注入N型雜質的示意圖。

其中，1為第一P區，2為槽，3為第一氧化層、4為第二P區、5為P型襯底、6為N型外延層、7為第一P型擴散阱區、8為第一P型重摻雜區、9為第一N型重摻雜區、10為第二N型重摻雜區、11為第二P型重摻雜區、12為第二氧化層、13為柵極、14為第三氧化層、15為源極、16為漏極、17為襯底電極，18為第二P型擴散阱區，19為體區電極，20為斜注N型雜質區。

具體實施方式

以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。

一種隔離型LDMOS結構，包括集成在同一P型襯底5基片上的隔離槽結構和LDMOS結構；所述隔離槽結構位于P型襯底5及其上方的N型外延層6內、LDMOS結構的第二P型重摻雜區11和第一P型擴散阱區7之間，隔離槽結構包括至少一個槽2、槽2內部的填充介質、槽2底部的第一P區1、槽2邊緣的第一氧化層3，所述第一氧化層3用于隔離槽2內部的填充介質與槽2外部的半導體硅材料，槽2上表面為LDMOS的第三氧化層14。

所述LDMOS結構是Single-RESURF LDMOS、Double RESURF LDMOS、Triple RESURF LDMOS、Multiple RESURF LDMOS、3D RESURF LDMOS、SJ LDMOS其中的一種。

優選的，所述LDMOS結構包括P型襯底5、N型外延層6、第一P型擴散阱區7、第二P型擴散阱區18、第二P區4、第一P型重摻雜區8、第二P型重摻雜區11、第一N型重摻雜區9、第二N型重摻雜區10、第二氧化層12、第三氧化層14、柵極13、源極15、漏極16、襯底電極17、體區電極19；

所述N型外延層6、第二P型擴散阱區18位于P型襯底5上方并分別在隔離槽結構的兩側，所述第一P型擴散阱區7、第二P區4、第二N型重摻雜區10都位于N型外延層6內且其上表面都與N型外延層6的上表面平齊，第二P區4位于P型擴散阱區7和第二N型重摻雜區10之間，所述第一P型重摻雜區8、第一N型重摻雜區9位于第一P型擴散阱區7內且其上表面都與P型擴散阱區7上表面平齊；所述第二P型重摻雜區11位于第二P型擴散阱區18內且其上表面與第二P型擴散阱區18上表面平齊，所述第三氧化層14位于第一P型擴散阱區7和第二N型重摻雜區10之間并覆蓋N型外延層6、第二P區4的表面，所述第二氧化層12位于第一N型重摻雜區9和第三氧化層14之間并覆蓋第一P型擴散阱區7的表面，所述柵極13位于第二氧化層12上表面，所述源極15連接第一N型重摻雜區9電位，所述漏極16連接第二N型重摻雜區10電位，所述襯底電極17連接第二P型重摻雜區11電位，所述體區電極19連接第一P型重摻雜區8電位。

優選的，所述槽2的深度大于N型擴散阱區6的厚度1μm～3μm。這樣能更好的進行隔離，減小襯底漏電，改善靠近源區的電場。

所述槽2底部注入P型雜質的劑量大于10¹²cm^-2。這樣能更好的進行隔離，減小襯底漏電，改善靠近源區的電場。

如圖5所示，所述槽2的形狀是條形、倒梯形、梯形、階梯形其中的一種或多種。

優選的，第一P區1的橫向長度和P型襯底5的橫向長度相同。這樣能阻擋外延層向P型襯底5的反向擴散。