本發明涉及半導體器件及其制造方法，例如能夠優選用于具備形成于半導體襯底的半導體元件的半導體器件及半導體器件的制造方法。
背景技術：
在半導體襯底上具有形成有例如非易失性存儲器等存儲器單元等的存儲器單元區域的半導體器件得到廣泛應用。有時例如作為非易失性存儲器，形成由使用monos(metal-oxide-nitride-oxide-semiconductor：金屬-氧化物-氮化物-氧化物-半導體)膜的分柵式(splitgate)單元構成的存儲器單元。此時，存儲器單元由具有控制柵電極的控制晶體管、和具有存儲器柵電極的存儲器晶體管這兩個misfet(metalinsulatorsemiconductorfieldeffecttransistor：金屬絕緣體半導體場效應晶體管)形成。
該存儲器柵電極是通過在控制柵電極的側面上隔著絕緣膜呈側壁間隔件狀地殘留導電膜而形成的。另外，在存儲器柵電極與控制柵電極之間、以及存儲器柵電極與半導體襯底之間形成有在內部具有電荷蓄積部的絕緣膜。
日本特開2006-332143號公報(專利文獻1)中公開了如下技術：一種具有在半導體襯底形成的非易失性存儲元件的半導體器件，非易失性存儲元件具有控制柵電極、以及與控制柵電極相鄰設置的存儲器柵電極。
日本特開2006-41354號公報(專利文獻2)中公開了如下技術：在半導體器件中，在半導體襯底的表面形成凸型形狀的活性區域，以跨越該凸型的活性區域的方式配置選擇柵極或者存儲器柵極。
專利文獻1：日本特開2006-332143號公報
專利文獻2：日本特開2006-41354號公報
在這種具有由分柵式單元構成的存儲器單元的半導體器件中，例如通過對絕緣膜的內部的電荷蓄積部注入電子而將數據寫入。另外，例如通過對絕緣膜的內部的電荷蓄積部注入空穴而將數據擦除。
但是，有時因電荷蓄積部的形狀而使得寫入數據時對電荷蓄積部注入的電子的分布、與擦除數據時對電荷蓄積部注入的空穴的分布互不相同。特別是在控制柵電極和存儲器柵電極跨越作為突出部的鰭片的情況下，在鰭片的上表面側以及兩個側面側，寫入數據時對電荷蓄積部注入的電子的分布、與擦除數據時對電荷蓄積部注入的空穴的分布容易變得互不相同。在這種情況下，當反復執行多次寫入動作和擦除動作時，在包含電荷蓄積部的絕緣膜中殘留的空穴的數量增加，存儲器單元的保持特性下降，從而無法改善半導體器件的特性。
技術實現要素：
本發明是鑒于上述問題而提出的，其目的在于提供一種能夠改善性能的半導體器件及半導體器件的制造方法。
至于其它課題和新特征，通過本說明書的記述及附圖會變得明確。
根據一個實施方式，半導體器件具有從半導體襯底的主面突出的突出部，突出部包括第一區域、以及在俯視時相對于第一區域配置于第一方向的第一側的第二區域。控制柵電極將第一區域的第一上表面、第一區域的第二方向的第二側的第一側面、以及第一區域的第二方向的與第二側相反側的第二側面覆蓋，第二柵電極將第二區域的第二上表面、第二區域的第二側的第三側面、以及第二區域的與第二側相反側的第四側面覆蓋。第二上表面低于第一上表面，第三側面在第二方向上相對于第一側面配置于第二側的相反側。
另外，根據另一個實施方式，在半導體器件的制造方法中，形成突出部，該突出部從半導體襯底的主面突出，并包括第一區域、以及在俯視時相對于第一區域配置于第一側的第二區域。接下來，形成將第一區域的第一上表面、第一區域的第二方向的第二側的第一側面、以及第一區域的第二方向的與第二側相反側的第二側面覆蓋的第一柵電極。接下來，對第二區域進行蝕刻，由此使得第二區域的第二上表面低于第一上表面，并使得第二區域的第二側的第三側面在第二方向上相對于第一側面向第二側的相反側后退。接下來，在突出部上、以及第一柵電極的表面形成在內部具有電荷蓄積部的絕緣膜，在絕緣膜上形成導電膜。接下來，對導電膜進行蝕刻，由此形成將第二上表面、第三側面、以及第二區域的第二方向的與第二側相反側的第四側面覆蓋的第二柵電極。
發明效果
根據一個實施方式，能夠改善半導體器件的性能。
附圖說明
圖1是表示實施方式的半導體芯片的布局結構例的圖。
圖2是實施方式的半導體器件的主要部分俯視圖。
圖3是實施方式的半導體器件的主要部分立體圖。
圖4是實施方式的半導體器件的主要部分立體圖。
圖5是實施方式的半導體器件的主要部分剖視圖。
圖6是實施方式的半導體器件的主要部分剖視圖。
圖7是實施方式的半導體器件的主要部分剖視圖。
圖8是實施方式的半導體器件的主要部分剖視圖。
圖9是表示實施方式的半導體器件的制造工序的一部分的工藝流程圖。
圖10是表示實施方式的半導體器件的制造工序的一部分的工藝流程圖。
圖11是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖12是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖13是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖14是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖15是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖16是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖17是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖18是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖19是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖20是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖21是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖22是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖23是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖24是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖25是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖26是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖27是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖28是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖29是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖30是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖31是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖32是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖33是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖34是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖35是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖36是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖37是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖38是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖39是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖40是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖41是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖42是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖43是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖44是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖45是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖46是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖47是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖48是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖49是比較例的半導體器件的主要部分剖視圖。
圖50是比較例的半導體器件的主要部分剖視圖。
圖51是實施方式的半導體器件的主要部分剖視圖。
圖52是實施方式的半導體器件的主要部分剖視圖。
附圖標記說明：
1半導體襯底
1a、1b主面
2絕緣膜
2a主面
3絕緣膜
4導電膜
5、6、6a、6b、6c絕緣膜
7導電膜
11a、11bn-型半導體區域
12a、12bn+型半導體區域
13金屬硅化物層
14絕緣膜
15層間絕緣膜
16絕緣膜
100cpu
200ram
300模擬電路
400eeprom
500閃存
600i/o電路
ba1、ba2防反射膜
bs31、bs33、bs41、bs43側面
bs32、bs42連接面
bt21下表面
bt22連接面
bt23側面
cg控制柵電極
chp半導體芯片
cnt接觸孔
cp1覆蓋絕緣膜
ct控制晶體管
ds1～ds3距離
el電子
ela1～ela3箭頭
es31～es34、es41～es44端部
es51、es52、es61、es62端部
et21～et24、et31、et32端部
fa鰭片
fa1、fa2、fa21、fa3、fa31區域
gic、gim柵極絕緣膜
hl空穴
hla1～hla3箭頭
hm硬掩膜
if1、if2絕緣膜
mc、mc1、mc2存儲器單元
md半導體區域
mg存儲器柵電極
mg21、mg22、mg31、mg32、mg41、mg42電極部
mp1、mp2掩模圖案
ms半導體區域
mt存儲器晶體管
mw1、mw2金屬布線
pg插塞
pp1～pp4平面
ps31～ps33、ps41～ps43、pt21～pt23部分
pwp型阱
rf1、rf2抗蝕膜
rg1～rg4區域
sif絕緣膜
sof1犧牲氧化膜
sp1間隔件
ss1、ss2、ss3、ss4、ss5、ss6、ssv3、ssv4側面
ss31、ss41、ss51、ss61連接面
stm元件隔離膜
sw側壁間隔件
te1～te4上端部
ts1、ts2、ts3上表面
ts21、ts31連接面
tsv3、tsv4平面
vmgn-型半導體區域
wd1～wd3寬度
具體實施方式
在以下實施方式中，為了便于說明，必要時分割為多個部分或者實施方式進行說明，但除了特別明確說明的情況以外，它們并非彼此間毫無關系，而是處于一方為另一方的一部分或全部的變形例、詳細說明、補充說明等的關系。
另外，在以下實施方式中，當提及要素的數量等(包括個數、數值、量、范圍等)時，除了特別明確說明的情況以及在原理上明確限定為特定數量的情況等以外，并不限定于該特定數量，既可以為特定數量以上也可以為特定數量以下。
并且，在以下實施方式中，除了特別明確說明的情況以及原理上明確認為必不可少的情況等以外，其構成要素(也包括步驟要素等)當然并非必不可少。同樣，在以下實施方式中，當提及構成要素等的形狀、位置關系等時，除了特別明確說明的情況以及原理上明確認為并非如此的情況等以外，設為包含實質上與其形狀等近似或者類似的形狀等。這一點對于上述數值及范圍也一樣。
以下，基于附圖對具有代表性的實施方式進行詳細說明。此外，在用于對實施方式進行說明的所有附圖中，對具有相同功能的部件標注相同的附圖標記，并將重復的說明省略。另外，在以下實施方式中，除了特別需要時以外，原則上不重復對相同或者同樣的部分的說明。
并且，在實施方式中所使用的附圖中，即便是剖視圖，為了容易觀察附圖，有時也將剖面線省略。
(實施方式)
＜半導體芯片的布局結構例＞
參照附圖對本實施方式的具有非易失性存儲器的半導體器件進行說明。首先，對形成有包含非易失性存儲器在內的系統的半導體器件(半導體芯片)的布局結構進行說明。
圖1是表示實施方式的半導體芯片的布局結構例的圖。在圖1中，半導體芯片chp具有cpu(centralprocessingunit：中央處理器)100、ram(randomaccessmemory：隨機存儲器)200、模擬電路300、eeprom(electricallyerasableprogrammablereadonlymemory：電可擦可編程只讀存儲器)400、閃存500以及i/o(input/output：輸入/輸出)電路600，構成半導體器件。
cpu(電路)100又被稱為中央運算處理裝置，其從存儲裝置將命令讀出并對該命令進行解讀，進而基于該命令進行多種多樣的運算、控制。
ram(電路)200是能夠對存儲信息隨機地、即隨時讀取所存儲的存儲信息或者新寫入存儲信息的存儲器，又被稱為可隨時寫入讀出的存儲器。作為ram而使用sram(staticram：靜態隨機存儲器)，該sram使用了靜態電路。
模擬電路300是對隨時間而連續地變化的電壓或電流的信號、即模擬信號進行處理的電路，例如由放大電路、轉換電路、調制電路、振蕩電路以及電源電路等構成。
eeprom400及閃存500是兼具寫入動作及擦除動作的能夠進行電改寫的非易失性存儲器的一種，又被稱為電可擦可編程只讀存儲器。該eeprom400及閃存500的存儲器單元由存儲(存儲器)用的例如monos型晶體管、mnos(metal-nitride-oxide-semiconductor：金屬-氮化物-氧化物-半導體)型晶體管構成。eeprom400和閃存500的不同點在于，eeprom400例如是能夠以字節單位進行擦除的非易失性存儲器，與此相對，閃存500例如是能夠以字線(wordline)單位進行擦除的非易失性存儲器。通常，閃存500中存儲有用于由cpu100執行各種處理的程序等。與此相對，eeprom400中存儲有改寫頻率高的各種數據。eeprom400或閃存500具有多個非易失性存儲器單元以矩陣狀配置的存儲器單元陣列、以及除此之外的地址緩存、行解碼器、列解碼器、驗證讀放(verifysenseamplifier)電路、讀放電路、寫入電路等。
i/o電路600是輸入輸出電路，且是用于進行從半導體芯片chp內向連接在半導體芯片chp外部的設備輸出數據、或從連接在半導體芯片chp外部的設備向半導體芯片內輸入數據的電路。
本實施方式的半導體器件具有存儲器單元形成區域。在存儲器單元形成區域形成有多個非易失性存儲器單元以矩陣狀配置的存儲器單元陣列。以下，對存儲器單元形成區域進行圖示及說明。
另一方面，雖然以下將圖示及說明省略，但本實施方式的半導體器件具有邏輯電路形成區域。在邏輯電路形成區域形成有cpu100、ram200、模擬電路300、i/o電路600、以及eeprom400或閃存500的地址緩存、行解碼器、列解碼器、驗證讀放電路、讀放電路、寫入電路等。
＜半導體器件的構造＞
接下來，對本實施方式的半導體器件的構造進行說明。圖2是實施方式的半導體器件的主要部分俯視圖。圖3及圖4是實施方式的半導體器件的主要部分立體圖。圖4為了簡化附圖而示出從圖3所示的立體圖中將柵極絕緣膜gic(參照圖5)、控制柵電極cg、柵極絕緣膜gim以及存儲器柵電極mg除去并進行透視的狀態。
圖5～圖8是實施方式的半導體器件的主要部分剖視圖。圖5是沿著圖2中的a-a線的剖視圖、沿著圖2中的b-b線的剖視圖、以及沿著圖2中的c-c線的剖視圖。其中，沿著圖2中的a-a線的截面是基于圖3中的平面pp1的截面，沿著圖2中的b-b線的截面是基于圖3中的平面pp2的截面，沿著圖2中的c-c線的截面是基于圖3中的平面pp3的截面。圖6是沿著圖5中的d-d線的剖視圖，示出了圖2所示的俯視圖中用雙點劃線包圍的區域rg1。另外，沿著圖5中的d-d線的截面是基于圖3中的平面pp4的截面。
圖7放大示出了圖5所示的剖視圖中用雙點劃線包圍的區域rg2，圖8放大示出了圖6所示的剖視圖中用雙點劃線包圍的區域rg3。此外，在圖7及圖8中，為了簡化附圖而從圖5及圖6所示的剖視圖中省略了n-型半導體區域vmg、金屬硅化物層13、絕緣膜14以及層間絕緣膜15的圖示。
圖5中的、沿著圖2中的a-a線的剖視圖示出2個作為存儲器單元mc的存儲器單元mc1及mc2。存儲器單元mc1及mc2以存儲器單元mc1與存儲器單元mc2之間的平面(后述的yz平面)為對稱面而相互對稱地配置。以下，對2個存儲器單元mc1及mc2中的存儲器單元mc1進行說明。
另外，在本實施方式中，對存儲器單元mc具有n溝道型的控制晶體管ct以及存儲器晶體管mt的情況進行說明。然而，還能夠使導電類型相反，使存儲器單元mc具有p溝道型的控制晶體管ct以及存儲器晶體管mt。
如圖2及圖5所示，半導體器件具有半導體襯底1。半導體襯底1是由具有例如1ωcm～10ωcm左右的電阻率的p型的單晶硅等構成的半導體晶片。半導體襯底1具有主面1a、以及與主面1a相反側的主面1b。
如圖2及圖5所示，將半導體襯底1的主面1a內相互交叉、優選為正交的2個方向設為x軸方向及y軸方向，將與半導體襯底1的主面1a垂直的方向、即上下方向設為z軸方向。另外，關于圖3、圖4、圖6～圖8中的x軸方向、y軸方向以及z軸方向的定義，也與圖2及圖5相同。另外，在本申請說明書中，俯視是指從與半導體襯底1的主面1a垂直的方向觀察的情況。
如圖2所示，在半導體襯底1上，例如沿x軸方向延伸的多個鰭片fa在y軸方向上等間隔地配置。鰭片fa是從半導體襯底1的主面1a突出的長方體的突出部(凸部)，鰭片fa的下部由將半導體襯底1的主面覆蓋的元件隔離膜stm包圍。鰭片fa是半導體襯底1的一部分，且是半導體襯底1的活性區域。另外，俯視時相鄰的鰭片fa之間的溝槽部的下部由元件隔離膜stm填埋，鰭片fa的下部的y軸方向上的兩側由元件隔離膜stm包圍。鰭片fa是用于形成存儲器單元mc的活性區域。
在多個元件隔離膜stm上以及多個鰭片fa上，形成有即配置有沿y軸方向延伸的多個控制柵電極cg以及多個存儲器柵電極mg。多個存儲器柵電極mg分別與多個控制柵電極cg的每一個相鄰。在控制柵電極cg和存儲器柵電極mg的組中，在鰭片fa中的、隔著控制柵電極cg而位于存儲器柵電極mg的相反側的部分形成有作為漏極區域的半導體區域md。另外，在鰭片fa中的、隔著存儲器柵電極mg而位于控制柵電極cg的相反側的部分形成有作為源極區域的半導體區域ms。半導體區域md及半導體區域ms是n型的半導體區域。半導體區域md形成在相鄰的2個控制柵電極cg之間，雖然省略了圖示，但半導體區域ms形成在相鄰的2個存儲器柵電極mg之間。由控制柵電極cg、存儲器柵電極mg、半導體區域md以及半導體區域ms形成作為非易失性存儲器的存儲器單元mc。
即，本實施方式的存儲器單元具有以控制柵電極cg以及存儲器柵電極mg分別跨越鰭片fa的方式形成的鰭式構造。由于具有這種鰭式構造，所以能夠確保溝道寬度且減小y軸方向上的存儲器單元mc的寬度而使存儲器單元實現集成化。
在x軸方向上相鄰的2個存儲器單元mc中，共用半導體區域md或者半導體區域ms。共用作為漏極區域的半導體區域md的2個存儲器單元mc配置成在x軸方向上隔著該半導體區域md而相互鏡面對稱，即配置成以從該半導體區域md通過的yz平面為對稱面而相互面對稱。另外，雖然省略了圖示，但共用作為源極區域的半導體區域ms的2個存儲器單元mc配置成在x軸方向上隔著該半導體區域ms而相互鏡面對稱，即配置成以從該半導體區域ms通過的yz平面為對稱面而相互面對稱。此處，yz平面是與x軸方向垂直的平面。
例如在沿x軸方向延伸的鰭片fa沿x軸方向而形成有多個存儲器單元mc，在x軸方向上排列的多個存儲器單元mc的作為源極區域的半導體區域md，經由形成在接觸孔cnt內的作為接觸電極的插塞pg而與沿x軸方向延伸的金屬布線mw1連接。另外，在y軸方向上排列的多個存儲器單元mc的作為源極區域的半導體區域ms，經由在接觸孔cnt內形成的插塞pg而與沿y軸方向延伸的金屬布線mw2連接。金屬布線mw1及mw2中的一方例如是源極線，另一方例如是位線。此外，金屬布線mw1可以使用與金屬布線mw2不同的層的金屬布線。
接下來，參照圖5～圖8對在鰭片fa形成的存儲器單元mc的構造進行說明。另外，以下對在x軸方向上相鄰的2個存儲器單元mc即存儲器單元mc1及mc2中的、相對于存儲器單元mc2配置在x軸方向的正向側的存儲器單元mc1進行說明。
如前所述，鰭片fa是半導體襯底1的一部分，且從半導體襯底1的主面1a突出。鰭片fa的下部的y軸方向上的兩側由在半導體襯底1的主面1a上形成的元件隔離膜stm包圍。即，鰭片fa之間利用元件隔離膜stm而分離。在鰭片fa的內部形成有p型的半導體區域即p型阱pw。換言之，鰭片fa形成在p型阱pw內。
如圖5～圖8所示，在本實施方式中，鰭片fa中的供1個存儲器單元mc形成的部分包含區域fa1、區域fa2以及區域fa3。在鰭片fa中供存儲器單元mc1形成的部分中，區域fa2在俯視時相對于區域fa1配置于x軸方向的正向側且與區域fa1相鄰。另外，在鰭片fa中供存儲器單元mc1形成的部分中，區域fa3在俯視時相對于區域fa1配置于x軸方向的負向側即x軸方向的正向側的相反側且與區域fa1相鄰。
此外，在本申請說明書中，“x軸方向的正向側”表示圖中的x軸方向的箭頭延伸的那側，“x軸方向的負向側”表示上述“正向側”的相反側。另外，y軸方向的正向側及負向側也一樣。
可以適當地在區域fa1與區域fa2之間配置區域fa21。或者，區域fa2可以與區域fa1鄰接。另外，可以適當地在區域fa1與區域fa3之間配置區域fa31。或者，區域fa3可以與區域fa1鄰接。
如圖7及圖8所示，將區域fa1的上表面稱為上表面ts1，將區域fa1的y軸方向的正向側的側面稱為側面ss1，將區域fa1的y軸方向的負向側即y軸方向的正向側的相反側的、側面稱為側面ss2。將區域fa2的上表面稱為上表面ts2，將區域fa2的y軸方向的正向側的側面稱為側面ss3，將區域fa2的y軸方向的負向側的側面稱為側面ss4。將區域fa3的上表面稱為上表面ts3，將區域fa3的y軸方向的正向側的側面稱為側面ss5，將區域fa3的y軸方向的負向側的側面稱為側面ss6。
在鰭片fa的區域fa1上經由柵極絕緣膜gic而形成有控制柵電極cg，在鰭片fa的區域fa2上經由柵極絕緣膜gim而形成有存儲器柵電極mg。柵極絕緣膜gim介于控制柵電極cg與存儲器柵電極mg之間，控制柵電極cg和存儲器柵電極mg利用柵極絕緣膜gim而電隔離。此外，可以使柵極絕緣膜gim以外的絕緣膜介于控制柵電極cg與存儲器柵電極mg之間而使這兩者電隔離。
具體而言，控制柵電極cg形成在區域fa1的上表面ts1上、區域fa1的側面ss1上、以及區域fa1的側面ss2。換言之，控制柵電極cg形成為將區域fa1的上表面ts1、區域fa1的側面ss1、以及區域fa1的側面ss2覆蓋。柵極絕緣膜gic形成在控制柵電極cg與區域fa1的上表面ts1之間、控制柵電極cg與區域fa1的側面ss1之間、控制柵電極cg與區域fa1的側面ss2之間。
存儲器柵電極mg、以及存儲器柵電極mg的側面上的側壁間隔件sw形成在區域fa2的上表面ts2上、區域fa2的側面ss3上、以及區域fa2的側面ss4上。換言之，存儲器柵電極mg、以及存儲器柵電極mg的側面上的側壁間隔件sw形成為將區域fa2的上表面ts2、區域fa2的側面ss3、以及區域fa2的側面ss4覆蓋。柵極絕緣膜gim形成在存儲器柵電極mg與控制柵電極cg之間、存儲器柵電極mg與區域fa2的上表面ts2之間、存儲器柵電極mg與區域fa2的側面ss3之間、以及存儲器柵電極mg與區域fa2的側面ss4之間。n-型半導體區域11a以及n+型半導體區域12a形成在區域fa2內。
控制柵電極cg的側面上的側壁間隔件sw形成在區域fa3的上表面ts3上、區域fa3的側面ss5上、以及區域fa3的側面ss6上。換言之，控制柵電極cg的側面上的側壁間隔件sw形成為將區域fa3的上表面ts3、區域fa3的側面ss5、以及區域fa3的側面ss6覆蓋。n-型半導體區域11b以及n+型半導體區域12b形成在區域fa3內。
此外，在本申請說明書中，形成在控制柵電極cg的側面上是指，以將控制柵電極cg的該側面覆蓋的方式形成，形成在存儲器柵電極mg的側面上是指，以將存儲器柵電極mg的該側面覆蓋的方式形成。
柵極絕緣膜gic包含絕緣膜3。絕緣膜3由氧化硅膜、氮化硅膜或者氮氧化硅膜、或者具有比氮化硅膜的相對介電常數高的相對介電常數的高介電常數膜即所謂的high-k膜構成。此外，在本申請中，當提及high-k膜或者高介電常數膜時，是指介電常數(相對介電常數)比氮化硅的介電常數(相對介電常數)高的膜。作為絕緣膜3，例如能夠使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或者氧化鑭膜等金屬氧化物膜。
柵極絕緣膜gim包含絕緣膜6。絕緣膜6例如是包含絕緣膜6a、作為絕緣膜6a上的電荷蓄積部的絕緣膜6b、以及絕緣膜6b上的絕緣膜6c的層疊膜。
此外，如前所述，存儲器柵電極mg與鰭片fa的區域fa2之間的柵極絕緣膜gim，作為存儲器晶體管mt的柵極絕緣膜而發揮功能。另一方面，存儲器柵電極mg與控制柵電極cg之間的柵極絕緣膜gim，作為用于使存儲器柵電極mg與控制柵電極cg之間絕緣、即電隔離的絕緣膜而發揮功能。
絕緣膜6b是用于蓄積電荷的絕緣膜，且作為電荷蓄積部而發揮功能。即，絕緣膜6b是在絕緣膜6中形成的陷阱(trap)性絕緣膜。因此，能夠將絕緣膜6視為在其內部具有電荷蓄積部的絕緣膜。
位于絕緣膜6b的上下方的絕緣膜6c及絕緣膜6a能夠作為將電荷封入的電荷封阻(block)層而發揮功能。通過形成為由絕緣膜6c及絕緣膜6a夾持絕緣膜6b的構造，能夠實現向絕緣膜6b蓄積電荷。
作為絕緣膜6a，例如能夠使用通過使鰭片fa的區域fa2的表面熱氧化而形成的氧化硅膜。能夠將絕緣膜6a的膜厚例如設為4nm左右。作為絕緣膜6b，例如能夠使用氮化硅膜或者硅酸鉿膜。能夠將絕緣膜6b的膜厚例如設為7nm左右。作為絕緣膜6c，例如能夠使用氧化硅膜、氮氧化硅膜或者氧化鋁膜。能夠將絕緣膜6c的膜厚例如設為9nm左右。
還能夠將包含氧化硅膜的絕緣膜6a、包含氮化硅膜的絕緣膜6b、以及包含氧化硅膜的絕緣膜6c視為ono(oxide-nitride-oxide：氧化物-氮化物-氧化物)膜。
控制柵電極cg包含導電膜4。導電膜4由硅構成，例如由導入有n型雜質的多晶硅膜即n型多晶硅膜等構成。具體而言，控制柵電極cg包含被實施了圖案化的導電膜4。
存儲器柵電極mg包含導電膜7。導電膜7由硅構成，例如由導入有n型雜質的多晶硅膜即n型多晶硅膜等構成。存儲器柵電極mg以如下方式形成：對在鰭片fa上以覆蓋控制柵電極cg的方式形成的導電膜7進行各向異性蝕刻即回蝕(etchback)，并在控制柵電極cg的側壁上隔著絕緣膜6而殘留導電膜7。因此，存儲器柵電極mg在控制柵電極cg的側壁上隔著絕緣膜6而形成為側壁間隔件狀。
覆蓋絕緣膜cp1例如包含氮化硅膜等、含有硅和氮的絕緣膜5。覆蓋絕緣膜cp1是對控制柵電極cg進行保護的保護膜，且是在對導電膜4實施圖案化而形成控制柵電極cg時的硬掩膜。或者，覆蓋絕緣膜cp1是在對導電膜7進行蝕刻而形成存儲器柵電極mg時用于對存儲器柵電極mg各自的上表面的高度分別進行調整的覆蓋膜。此外，可以在覆蓋絕緣膜cp1與控制柵電極cg之間形成有例如氧化硅膜等、含有硅和氧的覆蓋絕緣膜。
半導體區域ms是作為源極區域或者漏極區域的一方而發揮功能的半導體區域，半導體區域md是作為源極區域或者漏極區域的另一方而發揮功能的半導體區域。此處，半導體區域ms例如是作為源極區域而發揮功能的半導體區域，半導體區域md例如是作為漏極區域而發揮功能的半導體區域。半導體區域ms及md分別由導入有n型雜質的半導體區域構成，并分別具備ldd(lightlydopeddrain：輕摻雜漏極)構造。
源極用的半導體區域ms具有n-型半導體區域11a、以及具有比n-型半導體區域11a的雜質濃度高的雜質濃度的n+型半導體區域12a。另外，漏極用的半導體區域md具有n-型半導體區域11b、以及具有比n-型半導體區域11b的雜質濃度高的雜質濃度的n+型半導體區域12b。
在存儲器柵電極mg以及控制柵電極cg的互不相鄰的那側的側壁上，形成有由氧化硅膜、氮化硅膜或者它們的層疊膜等絕緣膜構成的側壁間隔件sw。在隔著控制柵電極cg而在存儲器柵電極mg的相反側與控制柵電極cg相鄰的部分形成有側壁間隔件sw。而且，在隔著存儲器柵電極mg而在控制柵電極cg的相反側且與存儲器柵電極mg相鄰的部分形成有側壁間隔件sw。
此外，如圖5～圖8所示，例如由氧化硅構成的絕緣膜sif可以介于控制柵電極cg與側壁間隔件sw之間、以及存儲器柵電極mg與側壁間隔件sw之間。
n-型半導體區域11a以自對準(self-alignment)的方式形成于存儲器柵電極mg的側面，n+型半導體區域12a以自對準的方式形成于存儲器柵電極mg的側面上的側壁間隔件sw的側面。因此，低濃度的n-型半導體區域11a形成在區域fa2中的、與將存儲器柵電極mg的側面覆蓋的側壁間隔件sw相對的部分，高濃度的n+型半導體區域12a相對于低濃度的n-型半導體區域11a形成在控制柵電極cg側的相反側。而且，高濃度的n+型半導體區域12a以與低濃度的n-型半導體區域11a接觸的方式形成。
n-型半導體區域11b以自對準的方式形成于控制柵電極cg的側面，n+型半導體區域12b以自對準的方式形成于控制柵電極cg的側面上的側壁間隔件sw的側面。因此，低濃度的n-型半導體區域11b形成在區域fa3中的、與將控制柵電極cg的側面覆蓋的側壁間隔件sw相對的部分，高濃度的n+型半導體區域12b相對于低濃度的n-型半導體區域11b形成在存儲器柵電極mg側的相反側。而且，高濃度的n+型半導體區域12b以與低濃度的n-型半導體區域11b接觸的方式形成。另外，如前所述，相鄰的2個存儲器單元mc共用高濃度的n+型半導體區域12b。
此外，針對區域fa2中從元件隔離膜stm露出的部分，在任意的高度位置處，n-型半導體區域11a以及n+型半導體區域12a都從區域fa2的側面ss3至區域fa2的側面ss4在區域fa2內連續地形成。另外，關于區域fa3中的從元件隔離膜stm露出的部分，在任意的高度位置處，n-型半導體區域11b以及n+型半導體區域12b都從區域fa3的側面ss5至區域fa3的側面ss6在區域fa3內連續地形成。
在鰭片fa中隔著柵極絕緣膜gic而與控制柵電極cg相對的部分形成有控制晶體管ct的溝道區域。
在鰭片fa中隔著柵極絕緣膜gim而與存儲器柵電極mg相對的部分形成有n-型半導體區域vmg。n-型半導體區域vmg用于對存儲器晶體管mt的閾值電壓vth進行調整，且形成為與n-型半導體區域11a接觸。另外，n-型半導體區域vmg中的n型雜質的濃度比n-型半導體區域11a中的n型雜質的濃度低。
在n+型半導體區域12a及12b各自的上方、即在n+型半導體區域12a及12b各自的表面，通過自對準多晶硅化物(salicide：selfalignedsilicide)技術等而形成有金屬硅化物層13。金屬硅化物層13例如由硅化鈷層、硅化鎳層、或者添加鉑的硅化鎳層等構成。借助金屬硅化物層13能夠使擴散電阻、接觸電阻實現低電阻化。此外，金屬硅化物層13可以形成在存儲器柵電極mg上。
在元件隔離膜stm上、以及鰭片fa上以將控制柵電極cg、覆蓋絕緣膜cp1、存儲器柵電極mg以及各側壁間隔件sw覆蓋的方式形成有絕緣膜14。絕緣膜14例如由氮化硅膜等構成。
在絕緣膜14上形成有層間絕緣膜15。層間絕緣膜15由氧化硅膜的單體膜、或者氮化硅膜和氧化硅膜的層疊膜等構成。層間絕緣膜15的上表面實現了平坦化。
在層間絕緣膜15以及絕緣膜14形成有接觸孔cnt，在接觸孔cnt內作為導電體部而埋設有導電性的插塞pg。
插塞pg由在接觸孔cnt的底部、以及側壁上即側面上形成的較薄的勢壘(barrier)導體膜、以及以在該勢壘導體膜上埋設有接觸孔cnt的方式形成的主導體膜形成。在圖5中，為了簡化附圖而以一體化的方式示出構成插塞pg的勢壘導體膜以及主導體膜。此外，能夠將構成插塞pg的勢壘導體膜設為例如鈦(ti)膜、氮化鈦(tin)膜、或者它們的層疊膜，能夠將構成插塞pg的主導體膜設為鎢(w)膜。
接觸孔cnt以及埋設于該接觸孔的插塞pg形成在n+型半導體區域12a及12b等上。在接觸孔cnt的底部，例如n+型半導體區域12a及12b各自的表面上的金屬硅化物層13的一部分露出。而且，插塞pg與該露出部連接。此外，雖然省略了圖示，但接觸孔cnt以及埋設于該接觸孔的插塞pg可以形成在控制柵電極cg以及存儲器柵電極mg各自上。
在埋設有插塞pg的層間絕緣膜15上形成有絕緣膜16，在絕緣膜16形成有將絕緣膜16貫穿且到達插塞pg的布線溝槽，在布線溝槽形成有由例如以銅(cu)為主導電材料的作為埋設布線的鑲嵌布線構成的、作為第一層布線的金屬布線mw1及mw2。此外，在第一層布線上還形成有由鑲嵌布線構成的上層的布線，但此處將其圖示及說明省略。另外，第一層布線以及與其相比處于上層的布線并不限定于鑲嵌布線，還能夠通過使布線用的導電膜圖案化而形成，例如還能夠設為鎢(w)布線或者鋁(al)布線等。
如圖7及圖8所示，區域fa2的上表面ts2比區域fa1的上表面ts1低。即，區域fa2的上表面ts2在與主面1a垂直的方向即z軸方向上相對于區域fa1的上表面ts1配置在主面1b(參照圖5)側。另外，區域fa2的側面ss3在y軸方向上相對于區域fa1的側面ss1配置在y軸方向的負向側。
由此，在柵極絕緣膜gim中在存儲器柵電極mg與區域fa2的上表面ts2之間、以及存儲器柵電極mg與區域fa2的側面ss3之間形成的部分，寫入數據時注入的電子的分布、和擦除數據時注入的空穴的分布彼此接近。此外，利用圖7及圖8在后文中對寫入數據時注入的電子的分布、和擦除數據時注入的空穴的分布進行說明。
優選z軸方向上的、區域fa2的上表面ts2與區域fa1的上表面ts1之間的距離ds1(參照圖7)比y軸方向上的、區域fa2的側面ss3與區域fa1的側面ss1之間的距離ds2(參照圖8)長。
在具有鰭式構造的存儲器單元中，為了增強既確保溝道寬度又減小y軸方向上的存儲器單元mc的寬度而使存儲器單元實現集成化的效果，優選使y軸方向上的區域fa2的寬度比z軸方向上的區域fa2的高度小。因此，區域fa2與存儲器柵電極mg之間的電場集中于區域fa2的上部。因此，使上表面ts2低于上表面ts1時的挖掘深度(距離ds1)大于側面ss3相對于側面ss1后退的后退幅度(距離ds2)，由此能夠增強使得寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布接近的效果。
并且，區域fa2的側面ss4可以在y軸方向上相對于區域fa1的側面ss2配置在y軸方向的正向側。此時，區域fa2的y軸方向上的寬度wd2(參照圖8)小于區域fa1的y軸方向上的寬度wd1(參照圖8)。
由此，在柵極絕緣膜gim中的、進一步在存儲器柵電極mg與區域fa2的側面ss4之間形成的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布也相互接近。
此時，優選z軸方向上的、區域fa2的上表面ts2與區域fa1的上表面ts1之間的距離ds1大于y軸方向上的、區域fa2的側面ss4與區域fa1的側面ss2之間的距離ds3(參照圖8)。即，距離ds1大于距離ds2及距離ds3的任一個。
如前所述，區域fa2與存儲器柵電極mg之間的電場集中于區域fa2的上部。因此，使上表面ts2低于上表面ts1時的挖掘深度(距離ds1)大于側面ss4相對于側面ss2后退的后退幅度(距離ds3)，由此能夠增強使得寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布接近的效果。
考慮在區域fa1與區域fa2之間配置有區域fa21的情況。在這種情況下，優選區域fa21具有：連接面ts21，其將區域fa1的上表面ts1和區域fa2的上表面ts2連接；連接面ss31，其將區域fa1的側面ss1和區域fa2的側面ss3連接；以及連接面ss41，其將區域fa1的側面ss2和區域fa2的側面ss4連接。柵極絕緣膜gim還形成在存儲器柵電極mg與連接面ts21之間、存儲器柵電極mg與連接面ss31之間、以及存儲器柵電極mg與連接面ss41之間。即，柵極絕緣膜gim形成在連接面ts21上、連接面ss31上、連接面ss41上、上表面ts2上、側面ss3上以及側面ss4上。換言之，柵極絕緣膜gim以將連接面ts21、連接面ss31、連接面ss41、上表面ts2、側面ss3以及側面ss4覆蓋的方式形成。
連接面ts21的端部et21可以與區域fa2的上表面ts2連接，連接面ts21的與端部et21相反側的端部et22可以與區域fa1的上表面ts1連接。連接面ts21的端部et21可以相對于連接面ts21的端部et22配置于x軸方向的正向側，且可以配置為比連接面ts21的端部et22靠下方，即，可以在z軸方向上相對于端部et22配置于主面1b(參照圖5)側。換言之，連接面ts21可以以端部et21相對于端部et22位于x軸方向的正向側、且在z軸方向上位于比端部et22靠下方的位置的方式相對于上表面ts2以及yz平面均傾斜。
連接面ss31的端部es31可以與區域fa2的側面ss3連接，連接面ss31的與端部es31相反側的端部es32可以與區域fa1的側面ss1連接。連接面ss31的端部es31可以相對于連接面ss31的端部es32配置于x軸方向的正向側、且相對于端部es32配置于y軸方向的負向側。換言之，連接面ss31可以以端部es31相對于端部es32位于x軸方向的正向側、且相對于端部es32位于y軸方向的負向側的方式相對于側面ss3以及yz平面均傾斜。
連接面ss41的端部es41可以與區域fa2的側面ss4連接，連接面ss41的與端部es41相反側的端部es42可以與區域fa1的側面ss2連接。連接面ss41的端部es41可以相對于連接面ss41的端部es42配置于x軸方向的正向側、且相對于端部es42配置于y軸方向的正向側。換言之，連接面ss41可以以端部es41相對于端部es42位于x軸方向的正向側、且相對于端部es42位于y軸方向的正向側的方式相對于側面ss4以及yz平面均傾斜。
由此，在柵極絕緣膜gim中的、存儲器柵電極mg與上表面ts2之間以及存儲器柵電極mg與側面ss3之間的部分，寫入數據時注入的電子的分布與擦除數據時注入的空穴的分布變得彼此進一步接近、或者彼此相同。另外，在柵極絕緣膜gim中的、存儲器柵電極mg與側面ss4之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布變得彼此進一步接近、或者彼此相同。
另一方面，如圖7及圖8所示，區域fa3的上表面ts3比區域fa1的上表面ts1低。即，區域fa3的上表面ts3在z軸方向上相對于區域fa1的上表面ts1配置于主面1b側。另外，區域fa3的側面ss5在y軸方向上相對于區域fa1的側面ss1配置于y軸方向的負向側。
優選區域fa3的上表面ts3比區域fa2的上表面ts2高。即，區域fa2的上表面ts2在z軸方向上相對于區域fa3的上表面ts3配置于主面1b(參照圖5)側。另外，區域fa3的側面ss5在y軸方向上相對于區域fa2的側面ss3配置于y軸方向的正向側。
由此，能夠將區域fa3的上表面ts3配置于與區域fa1的上表面ts1大致同等程度的高度，在y軸方向上，能夠將區域fa3的側面ss5配置于與區域fa1的側面ss1大致同等程度的位置。因此，與將上表面ts3配置于與上表面ts1同等的高度、且在y軸方向上將側面ss5配置于與側面ss1同等的位置的情況相比，n-型半導體區域11b以及n+型半導體區域12b的分布幾乎不變，因此能夠防止或抑制在控制晶體管ct中流通的導通電流降低的狀況。
并且，區域fa3的側面ss6可以在y軸方向上相對于區域fa1的側面ss2配置于y軸方向的正向側。此時，區域fa3的y軸方向上的寬度wd3(參照圖8)比區域fa1的y軸方向上的寬度wd1(參照圖8)小。
并且，優選地，區域fa3的側面ss6可以在y軸方向上相對于區域fa2的側面ss4配置于y軸方向的負向側。此時，區域fa3的y軸方向上的寬度wd3(參照圖8)比區域fa2的y軸方向上的寬度wd2(參照圖8)大。
由此，在y軸方向上，能夠將區域fa3的側面ss6配置于與區域fa1的側面ss2大致同等程度的位置。因此，與在y軸方向上將區域fa3的側面ss6配置于與區域fa1的側面ss2同等的位置的情況相比，n-型半導體區域11b以及n+型半導體區域12b的分布幾乎不變，因此，能夠防止或抑制在控制晶體管ct中流通的導通電流降低的狀況。
考慮在區域fa1與區域fa3之間配置有區域fa31的情況。在這種情況下，優選區域fa31具有：連接面ts31，其將區域fa1的上表面ts1和區域fa3的上表面ts3連接；連接面ss51，其將區域fa1的側面ss1和區域fa3的側面ss5連接；以及連接面ss61，其將區域fa1的側面ss2和區域fa3的側面ss6連接。控制柵電極cg的側面上的側壁間隔件sw形成在連接面ts31上、連接面ss51上、連接面ss61上、上表面ts3上、側面ss5上以及側面ss6上。換言之，控制柵電極cg的側面上的側壁間隔件sw以將連接面ts31、連接面ss51、連接面ss61、上表面ts3、側面ss5以及側面ss6覆蓋的方式形成。
連接面ts31的端部et31可以與區域fa3的上表面ts3連接，連接面ts31的與端部et31相反側的端部et32可以與區域fa1的上表面ts1連接。連接面ts31的端部et31可以相對于連接面ts31的端部et32配置于x軸方向的負向側，且可以配置為比連接面ts31的端部et32靠下方，即，在z軸方向上相對于端部et32配置于主面1b(參照圖5)側。換言之，連接面ts31可以以端部et31相對于端部et32位于x軸方向的負向側、且在z軸方向上位于比端部et32靠下方的位置的方式相對于上表面ts3以及yz平面均傾斜。
連接面ss51的端部es51可以與區域fa3的側面ss5連接，連接面ss51的與端部es51相反側的端部es52可以與區域fa1的側面ss1連接。連接面ss51的端部es51可以相對于連接面ss51的端部es52配置于x軸方向的負向側、且相對于端部es52配置于y軸方向的負向側。換言之，連接面ss51可以以端部es51相對于端部es52位于x軸方向的負向側、且相對于端部es52位于y軸方向的負向側的方式相對于側面ss5以及yz平面均傾斜。
連接面ss61的端部es61可以與區域fa3的側面ss6連接，連接面ss61的與端部es61相反側的端部es62可以與區域fa1的側面ss2連接。連接面ss61的端部es61可以相對于連接面ss61的端部es62配置于x軸方向的負向側、且相對于端部es62配置于y軸方向的正向側。換言之，連接面ss61可以以端部es61相對于端部es62位于x軸方向的負向側、且相對于端部es62位于y軸方向的正向側的方式相對于側面ss6以及yz平面均傾斜。
此外，圖7及圖8中雖然省略了圖示，但有時在連接面ts21的上表面ts2側的部分與上表面ts2的連接面ts21側的部分之間未形成角部，而是連接面ts21的上表面ts2側的部分、以及上表面ts2的連接面ts21側的部分形成同一曲面。另外，有時在連接面ss31的側面ss3側的部分與側面ss3的連接面ss31側的部分之間未形成角部，而是連接面ss31的側面ss3側的部分、以及側面ss3的連接面ss31側的部分形成同一曲面。另外，有時在連接面ss41的側面ss4側的部分與側面ss4的連接面ss41側的部分之間未形成角部，而是連接面ss41的側面ss4側的部分、以及側面ss4的連接面ss41側的部分形成同一曲面。
另一方面，有時在連接面ts31的上表面ts3側的部分與上表面ts3的連接面ts31側的部分之間未形成角部，而是連接面ts31的上表面ts3側的部分、以及上表面ts3的連接面ts31側的部分形成同一曲面。另外，有時在連接面ss51的側面ss5側的部分與側面ss5的連接面ss51側的部分之間未形成角部，而是連接面ss51的側面ss5側的部分、以及側面ss5的連接面ss51側的部分形成同一曲面。另外，有時在連接面ss61的側面ss6側的部分與側面ss6的連接面ss61側的部分之間未形成角部，而是連接面ss61的側面ss6側的部分、以及側面ss6的連接面ss61側的部分形成同一曲面。
接下來，對存儲器單元mc的動作進行說明。在本實施方式中，將向存儲器晶體管的絕緣膜6中的作為電荷蓄積部的、例如由氮化硅膜構成的絕緣膜6b注入電子定義為“寫入”，將注入空穴(hole)定義為“擦除”。并且，將電源電壓vdd設為1.5v。
寫入方式能夠采用被稱為所謂源極側注入(sourcesideinjection：ssi)方式的熱電子寫入。此時，將施加于半導體區域md的電壓vd例如設為電源電壓vdd左右，將施加于控制柵電極cg的電壓vcg例如設為1v左右，將施加于存儲器柵電極mg的電壓vmg例如設為12v左右。另外，將施加于半導體區域ms的電壓vs例如設為6v左右，將施加于p型阱pw的電壓vb例如設為0v左右。而且，將上述各電壓施加于進行寫入的存儲器單元mc的各部位。
由此，如圖7中的箭頭ela1、以及圖8中的箭頭ela2和ela3所示，在存儲器單元mc的柵極絕緣膜gim中的絕緣膜6b中注入電子el，將數據寫入存儲器單元mc。
熱電子主要在溝道區域中的、隔著柵極絕緣膜gim而與存儲器柵電極mg相對的部分產生，并被注入至柵極絕緣膜gim中的作為電荷蓄積部的絕緣膜6b。注入的熱電子被柵極絕緣膜gim中的絕緣膜6b中的陷阱能級捕獲，其結果，存儲器晶體管的閾值電壓升高。
作為擦除方法，還能夠采用基于帶間隧穿(band-to-bandtunneling：btbt)現象的、注入作為熱空穴的空穴而進行擦除的方式，但優選采用利用直接隧穿現象、即諾德海姆(fowler-nordheim：fn)型隧穿現象的基于空穴注入的擦除方式。在利用該fn型隧穿現象的情況下，通過直接隧穿現象將空穴注入電荷蓄積部、即柵極絕緣膜gim中的絕緣膜6b，由此進行擦除。此時，將電壓vd例如設為0v左右，將電壓vcg例如設為0v左右，將電壓vmg例如設為12v左右，將電壓vs例如設為0v左右，將電壓vb例如設為0v左右。而且，將上述各電壓施加于進行擦除的存儲器單元mc的各部位。
由此，如圖7中的箭頭hla1、以及圖8中的箭頭hla2和hla3所示，從存儲器柵電極mg側經由例如由氧化硅膜構成的絕緣膜6c并通過直接隧穿現象而將空穴hl注入電荷蓄積部、即絕緣膜6b，并使其與絕緣膜6b中的電子相互抵消而進行擦除。或者，通過被注入至絕緣膜6b的空穴被絕緣膜6b中的陷阱能級捕獲而進行擦除。由此，存儲器晶體管的閾值電壓降低而變為擦除狀態。
在采用這種基于fn型隧穿現象的擦除方法的情況下，與采用基于btbt現象的擦除方法的情況相比，能夠降低消耗電流，從而能夠改善存儲器單元的特性。而且，當伴隨著非易失性存儲器的微小化而致使存儲器柵電極mg的柵極長度變短時，在采用基于fn型隧穿現象的擦除方法的情況下，與采用基于btbt現象的擦除方法的情況相比，降低消耗電流，改善了存儲器單元的特性的效果變得顯著。
在讀出時，將電壓vd例如設為電源電壓vdd左右，將電壓vcg例如設為電源電壓vdd左右，將電壓vmg例如設為0v左右，將電壓vs例如設為0左右，將電壓vb例如設為0v左右。將上述各電壓施加于進行讀出的存儲器單元mc的各部位。通過將施加于讀出時的存儲器柵電極mg的電壓vmg設為寫入狀態下的存儲器晶體管的閾值電壓與擦除狀態下的存儲器晶體管的閾值電壓之間的值，能夠判別寫入狀態和擦除狀態。
＜半導體器件的制造方法＞
接下來，對本實施方式的半導體器件的制造方法進行說明。圖9及圖10是表示實施方式的半導體器件的制造工序的一部分的工藝流程圖。圖11～圖48是實施方式的半導體器件的制造工序中的主要部分剖視圖。
圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖25、圖27、圖29、圖31、圖33、圖35、圖37、圖39、圖41、圖43、圖45以及圖47與沿著圖2中的a-a線的剖視圖、沿著圖2中的b-b線的剖視圖、以及沿著圖2中的c-c線的剖視圖對應。圖12、圖14、圖16、圖18、圖20、圖22、圖24、圖26、圖28、圖30、圖32、圖34、圖36、圖38、圖40、圖42、圖44、圖46以及圖48與沿著圖5中的d-d線的剖視圖對應。此外，關于圖11～圖48中的x軸方向、y軸方向以及z軸方向的定義，也與圖2～圖8相同。
圖11～圖48是表示用于形成圖5及圖6所示的2個作為存儲器單元mc的存儲器單元mc1及mc2的制造工序的剖視圖。如前所述，存儲器單元mc1及mc2配置為以存儲器單元mc1與存儲器單元mc2之間的平面(yz平面)作為對稱面而相互對稱。以下，對主要用于形成2個存儲器單元mc1及mc2中的、存儲器單元mc1的制造工序進行說明。
另外，在本實施方式中，對形成n溝道型的控制晶體管ct以及存儲器晶體管mt的情況進行說明。然而，還能夠使導電類型相反而形成p溝道型的控制晶體管ct以及存儲器晶體管mt。
首先，如圖11及圖12所示，準備半導體襯底1(圖9中的步驟s1)。在該步驟s1中，準備由具有例如1ωcm～10ωcm左右的電阻率的p型的單晶硅等構成的作為半導體晶片的半導體襯底1。半導體襯底1具有主面1a、以及與主面1a相反側的主面1b。此外，在圖11及圖12中，示出了半導體襯底1中的、供鰭片fa的區域fa1、fa2、fa21、fa3以及fa31形成的區域。
接下來，形成絕緣膜if1和if2以及硬掩膜hm(圖9中的步驟s2)。
在該步驟s2中，首先，如圖11及圖12所示，在半導體襯底1上使絕緣膜if1及if2沉積。絕緣膜if1例如由氧化硅膜構成，絕緣膜if2例如由氮化硅膜構成。
在該步驟s2中，接下來，如圖11及圖12所示，在絕緣膜if2上形成例如由非晶硅膜構成的掩膜(省略圖示)，為了將該掩膜覆蓋，例如在使得氧化硅膜沉積之后，對該氧化硅膜實施各向異性干法蝕刻，由此在該掩膜的側壁上形成硬掩膜hm。能夠將硬掩膜hm的y軸方向上的寬度例如設為10nm～30nm(與前述的寬度wd1相當)左右。在形成硬掩膜hm之后，將掩膜(省略圖示)除去。
接下來，如圖13及圖14所示，形成鰭片fa(圖9中的步驟s3)。
在該步驟s3中，將硬掩膜hm作為掩模，對絕緣膜if2和if1、以及半導體襯底1實施各向異性干法蝕刻，在俯視時，形成轉印有硬掩膜hm的形狀的絕緣膜if2和if1、以及鰭片fa。此時，對半導體襯底1中的、從硬掩膜hm露出的部分進行蝕刻，在半導體襯底1的主面1a向下挖掘，由此能夠形成作為半導體襯底1的一部分、且作為從半導體襯底1的主面1a突出的突出部的鰭片fa。鰭片fa例如沿x軸方向延伸。在形成鰭片fa之后，將硬掩膜hm除去。
鰭片fa中的、供1個存儲器單元mc形成的部分包含區域fa1、區域fa2以及區域fa3。在鰭片fa中的供存儲器單元mc1(參照后述的圖45)形成的部分，區域fa2在俯視時相對于區域fa1配置于x軸方向的正向側、且與區域fa1相鄰。在鰭片fa中的供存儲器單元mc1(參照后述的圖45)形成的部分，區域fa3在俯視時相對于區域fa1配置于x軸方向的負向側即x軸方向的正向側的相反側、且與區域fa1相鄰。
如圖13及圖14所示，將區域fa1的上表面稱為上表面ts1，將區域fa1的y軸方向的正向側的側面稱為側面ss1，將區域fa1的y軸方向的正向側的相反側、即y軸方向的負向側的側面稱為側面ss2。將區域fa2的上表面稱為上表面ts2，將區域fa2的y軸方向的正向側的側面稱為側面ss3，將區域fa2的y軸方向的負向側的側面稱為側面ss4。將區域fa3的上表面稱為上表面ts3，將區域fa3的y軸方向的正向側的側面稱為側面ss5，將區域fa3的y軸方向的負向側的側面稱為側面ss6。此外，在圖15～圖48中，為了簡化附圖，有時適當地將上表面ts1、ts2及ts3、以及側面ss1、ss2、ss3、ss4、ss5及ss6的附圖標記的標注省略。
接下來，形成元件隔離膜stm以及p型阱pw(圖9中的步驟s4)。
在該步驟s4中，首先，如圖15及圖16所示，在半導體襯底1上以將鰭片fa、以及絕緣膜if1和if2完全填埋的方式沉積由氧化硅膜等構成的絕緣膜，對該絕緣膜實施cmp(chemicalmechanicalpolishing：化學機械研磨)處理而使絕緣膜if2露出。由此，在半導體襯底1的主面1a上形成具有平坦的主面2a的絕緣膜2。
在該步驟s4中，接下來，如圖17及圖18所示，將絕緣膜if2及if1除去。
在該步驟s4中，接下來，如圖17及圖18所示，例如將硼(b)等p型雜質通過離子注入法等而導入鰭片fa以及半導體襯底1中，從而能夠在鰭片fa內以及半導體襯底1內形成p型阱pw。p型阱pw形成在鰭片fa整體，并從半導體襯底1的主面1a形成至到達規定的深度。
在該步驟s4中，接下來，如圖17及圖18所示，對絕緣膜2實施蝕刻處理，使絕緣膜2的主面2a在高度方向上后退(下降)，從而使鰭片fa的側面的一部分以及上表面露出。由此，形成包含絕緣膜2的元件隔離膜stm。
對于鰭片fa中的、從元件隔離膜stm突出的部分，能夠將y軸方向上的寬度例如設為10nm～30nm(與上述寬度wd1相當)左右，并能夠將z軸方向上的高度例如設為30nm～50nm左右。
接下來，形成絕緣膜3、導電膜4以及絕緣膜5(圖9中的步驟s5)。
在該步驟s5中，首先，如圖19及圖20所示，在元件隔離膜stm上、以及鰭片fa上形成絕緣膜3。如前所述，作為絕緣膜3，能夠使用氧化硅膜、氮化硅膜或氮氧化硅膜、或者high-k膜即高介電常數膜，能夠用作絕緣膜3的材料的例子如前所述。另外，能夠使用熱氧化法、濺射法、原子層沉積(atomiclayerdeposition：ald)法或者化學氣相沉積(chemicalvapordeposition：cvd)法等而形成絕緣膜3。另外，能夠將絕緣膜3的厚度例如設為2nm左右。
在該步驟s5中，接下來，如圖19及圖20所示，在元件隔離膜stm上以及鰭片fa上以覆蓋絕緣膜3的方式沉積在z軸方向上的高度為鰭片fa的高度以上的膜厚的導電膜4，并對沉積后的導電膜4實施cmp處理，由此形成具有平坦的上表面的導電膜4。此外，在導電膜4的cmp工序中，核心在于在鰭片fa的上表面上使導電膜4殘留。
優選導電膜4由多晶硅膜(即polysilicon膜)等硅膜構成。能夠利用cvd法等而形成這種導電膜4。另外，成膜時還能夠在使導電膜4形成為非晶硅膜之后，通過此后的熱處理而使非晶硅膜形成為多晶硅膜。
作為導電膜4，優選使用例如將磷(p)或砷(as)等n型雜質或者硼(b)等p型雜質導入而形成為低電阻率的膜。雜質能夠在導電膜4成膜時或者在成膜后導入。在導電膜4成膜時將雜質導入的情況下，使導電膜4成膜用的氣體中含有摻雜氣體，由此能夠形成導入有雜質的導電膜4。另一方面，在硅膜成膜后將雜質導入的情況下，在特意不將雜質導入而形成硅膜之后，通過離子注入法等而將雜質導入該硅膜，由此能夠形成導入有雜質的導電膜4。
在該步驟s5中，接下來，如圖19及圖20所示，在導電膜4上例如利用cvd法等而形成例如由氮化硅膜構成的絕緣膜5。
接下來，如圖21及圖22所示，使絕緣膜5以及導電膜4實現圖案化(圖9中的步驟s6)。在該步驟s6中，例如利用光刻以及蝕刻而使絕緣膜5以及導電膜4實現圖案化。
首先，在絕緣膜5上形成抗蝕膜(省略圖示)。接下來，在形成控制柵電極cg的預定的區域以外的區域，形成貫穿抗蝕膜且到達絕緣膜5的開口部，從而形成由形成有開口部的抗蝕膜構成的抗蝕劑圖案(省略圖示)。此時，配置在形成控制柵電極cg的預定的區域這部分的絕緣膜5被抗蝕膜覆蓋。
接下來，將抗蝕劑圖案用作蝕刻掩模，例如通過干法蝕刻等對絕緣膜5以及導電膜4進行蝕刻而使它們實現圖案化。由此，在元件隔離膜stm上、以及鰭片fa上形成包含導電膜4在內、且俯視時沿y軸方向延伸的控制柵電極cg，并形成包含控制柵電極cg與鰭片fa之間的絕緣膜3在內的柵極絕緣膜gic。
具體而言，將區域fa1的上表面ts1、區域fa1的側面ss1、以及區域fa1的側面ss2覆蓋，形成包含導電膜4的控制柵電極cg。另外，形成包含控制柵電極cg與區域fa1的上表面ts1之間、控制柵電極cg與區域fa1的側面ss1之間、以及控制柵電極cg與區域fa1的側面ss2之間的絕緣膜3的柵極絕緣膜gic。
另外，形成包含控制柵電極cg上的絕緣膜5在內的覆蓋絕緣膜cp1。然后，將抗蝕劑圖案即抗蝕膜除去。
接下來，對鰭片fa的表面進行蝕刻(圖9中的步驟s7)。在該步驟s7中，通過將控制柵電極cg、控制柵電極cg上的覆蓋絕緣膜cp1、以及掩模圖案作為蝕刻掩模的各向同性的干法蝕刻，對鰭片fa中的區域fa2的表面進行蝕刻。
在該步驟s7中，首先，如圖23及圖24所示，在元件隔離膜stm上、以及鰭片fa上以將控制柵電極cg以及覆蓋絕緣膜cp1覆蓋的方式形成例如由有機膜構成的防反射膜ba1，并在防反射膜ba1上形成抗蝕膜rf1。這樣，將在抗蝕膜rf1與元件隔離膜stm以及鰭片fa之間形成的防反射膜ba1稱為barc(bottomantireflectivecoating：底部防反射涂層)。而且，使抗蝕膜rf1實現圖案化。
在由相鄰的2個控制柵電極cg構成的組中，在隔著一方的控制柵電極cg而與另一方的控制柵電極cg的相反側配置與該一方的控制柵電極cg相鄰的存儲器柵電極mg(參照后述的圖33以及圖34)。因此，此處，以使得防反射膜ba1中的、位于相鄰的2個控制柵電極cg之間的部分由抗蝕膜rf1覆蓋，且使得防反射膜ba1中的、隔著一方的控制柵電極cg而位于另一方的控制柵電極cg的相反側的部分從抗蝕膜rf1露出的方式，對抗蝕膜rf1進行圖案化。
在該步驟s7中，接下來，如圖25及圖26所示，將被進行了圖案化的抗蝕膜rf1作為蝕刻掩模，例如通過將碳氟化合物氣體、氬(ar)氣以及氧(o2)氣的混合氣體用作蝕刻氣體的干法蝕刻而對防反射膜ba1進行圖案化。由此，形成包含防反射膜ba1中的位于相鄰的2個控制柵電極cg之間的部分、以及抗蝕膜rf1中的位于相鄰的2個控制柵電極cg之間的部分的掩模圖案mp1。
在該步驟s7中，接下來，如圖27及圖28所示，通過將控制柵電極cg、控制柵電極cg上的覆蓋絕緣膜cp1、以及掩模圖案mp1作為蝕刻掩模的各向同性的干法蝕刻，對鰭片fa中的區域fa2的表面進行蝕刻。
由此，使區域fa2的上表面ts2低于區域fa1的上表面ts1，并使區域fa2的側面ss3在y軸方向上相對于區域fa1的側面ss1向y軸方向的負向側、即y軸方向的正向側的相反側后退。
由此，在柵極絕緣膜gim(參照后述的圖39及圖40)中的存儲器柵電極mg(參照后述的圖33及圖34)與上表面ts2之間、以及存儲器柵電極mg與側面ss3之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布相互接近。
為了使z軸方向上的、區域fa2的上表面ts2與區域fa1的上表面ts1之間的距離ds1比y軸方向上的區域fa2的側面ss3與區域fa1的側面ss1之間的距離ds2長，優選使上表面ts2低于上表面ts1、且使側面ss3相對于側面ss1向y軸方向的負向側后退。由此，能夠增強使得寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布接近的效果。
并且，使區域fa2的側面ss4在y軸方向上相對于區域fa1的側面ss2向y軸方向的正向側后退。此時，區域fa2的y軸方向上的寬度wd2比區域fa1的y軸方向上的寬度wd1小。而且，由此，即使在柵極絕緣膜gim(參照后述的圖39及圖40)中的、存儲器柵電極mg(參照后述的圖33及圖34)與側面ss4之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布也相互接近。
為了使z軸方向上的、區域fa2的上表面ts2與區域fa1的上表面ts1之間的距離ds1比y軸方向上的區域fa2的側面ss4與區域fa1的側面ss2之間的距離ds3大，優選使上表面ts2低于上表面ts1、且使側面ss4相對于側面ss2向y軸方向的正向側后退。即，為了使距離ds1比距離ds2以及距離ds3均大，使上表面ts2低于上表面ts1，使側面ss3相對于側面ss1后退，且使側面ss4相對于側面ss2后退。由此，能夠增強使得寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布接近的效果。
可以在區域fa1與區域fa2之間形成區域fa21。在這種情況下，優選區域fa21具有：連接面ts21，其將區域fa1的上表面ts1和區域fa2的上表面ts2連接；連接面ss31，其將區域fa1的側面ss1和區域fa2的側面ss3連接；以及連接面ss41，其將區域fa1的側面ss2和區域fa2的側面ss4連接。
如圖7所示，連接面ts21的端部et21可以與區域fa2的上表面ts2連接，連接面ts21的與端部et21相反側的端部et22可以與區域fa1的上表面ts1連接。而且，連接面ts21可以以端部et21相對于端部et22位于x軸方向的正向側、且在z軸方向上位于比端部et22靠下方的位置的方式，相對于上表面ts2以及yz平面均傾斜。
如圖8所示，連接面ss31的端部es31可以與區域fa2的側面ss3連接，連接面ss31的與端部es31相反側的端部es32可以與區域fa1的側面ss1連接。而且，連接面ss31可以以端部es31相對于端部es32位于x軸方向的正向側、且相對于端部es32位于y軸方向的負向側的方式，相對于側面ss3以及yz平面均傾斜。
如圖8所示，連接面ss41的端部es41可以與區域fa2的側面ss4連接，連接面ss41的與端部es41相反側的端部es42可以與區域fa1的側面ss2連接。而且，連接面ss41可以以端部es41相對于端部es42位于x軸方向的正向側、且相對于端部es42位于y軸方向的正向側的方式，相對于側面ss4以及yz平面均傾斜。
由此，在柵極絕緣膜gim(參照后述的圖39及圖40)中的、存儲器柵電極mg(參照后述的圖33及圖34)與上表面ts2之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布變得彼此進一步接近、或者彼此相同。另外，在柵極絕緣膜gim中的、存儲器柵電極mg與側面ss3之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布變得彼此進一步接近、或者彼此相同。另外，在柵極絕緣膜gim中的、存儲器柵電極mg與側面ss4之間的部分，寫入數據時注入的電子的分布、與擦除數據時注入的空穴的分布變得彼此進一步接近、或者彼此相同。
步驟s7中的區域fa2的蝕刻的條件優選以如下的條件進行：使例如由氮化硅膜等絕緣膜5構成的覆蓋絕緣膜cp1、與例如由硅構成的鰭片fa之間的選擇比、即鰭片fa的蝕刻速度與覆蓋絕緣膜cp1的蝕刻速度的比盡量高。
在對區域fa2的表面的蝕刻中，實際上反復執行使沉積物沉積于表面的工序、以及對表面進行蝕刻的工序，通過使蝕刻的量多于沉積物沉積的量而進行蝕刻。此時，在控制柵電極cg的端部附近的區域fa21中，因存在控制柵電極cg的側面而使得沉積物沉積的量多于蝕刻的量。其結果為，在區域fa21中，形成從控制柵電極cg側的端部到區域fa2側的端部傾斜的連接面ts21、ss31以及ss41。通過改變蝕刻條件中的沉積物沉積的量與蝕刻的量的平衡性，能夠在某種程度的范圍內對這些連接面ts21、ss31以及ss41的傾斜角進行調整。
此外，在步驟s7中，覆蓋絕緣膜cp1中的、覆蓋絕緣膜cp1的上表面與側面之間的角部被蝕刻而變為所謂的倒角后的狀態。
另外，在步驟s7中，雖然省略了圖示，有時控制柵電極cg的x軸方向(柵極長度方向)上的兩側面被蝕刻而使得控制柵電極cg的x軸方向上的寬度減小。在這種情況下，在步驟s6中，為了使控制柵電極cg的x軸方向上的寬度大于所需的寬度，優選對絕緣膜5以及導電膜4(參照圖21)進行圖案化。
在步驟s7中，可以僅進行各向同性蝕刻，但也可以在進行各向同性蝕刻之前進行各向異性蝕刻。通過進行各向異性蝕刻，能夠以高形狀精度對區域fa2的表面進行蝕刻，以使得距離ds1比距離ds2大、且使得距離ds1比距離ds3大。另外，通過在進行各向異性蝕刻之后進行各向同性蝕刻，能夠以各向同性的方式對有可能因各向異性蝕刻而受到損失的部分進行蝕刻，因此能夠改善存儲器晶體管mt(參照后述的圖45及圖46)的特性。
接下來，形成犧牲氧化膜sof1(圖9中的步驟s8)。
在該步驟s8中，首先，如圖29及圖30所示，將包含抗蝕膜rf1以及防反射膜ba1在內的掩模圖案mp1(參照圖27及圖28)除去。
在該步驟s8中，接下來，如圖29及圖30所示，使鰭片fa的表面、以及控制柵電極cg的側面氧化，由此形成犧牲氧化膜sof1。在形成n-型半導體區域vmg時，犧牲氧化膜sof1是對鰭片fa的表面、以及控制柵電極cg的側面進行保護的保護膜。例如通過熱氧化法或issg氧化法、或者通過同時使用熱氧化法和issg氧化法而能夠形成犧牲氧化膜sof1。
此時，鰭片fa中的、俯視時隔著區域fa1而配置于區域fa2的相反側的區域fa3的表面被氧化。在區域fa2相對于區域fa1配置于x軸方向的正向側的情況下，區域fa3相對于區域fa1配置于x軸方向的負向側。
這樣，通過對區域fa3的表面進行氧化，在步驟s8中，使得區域fa3的上表面ts3低于區域fa1的上表面ts1，并使得區域fa3的側面ss5在y軸方向上相對于區域fa1的側面ss1向y軸方向的負向側后退。
優選以使得區域fa3的上表面ts3高于區域fa2的上表面ts2的方式降低上表面ts3，并以使得區域fa3的側面ss5在y軸方向上相對于區域fa2的側面ss3配置于y軸方向的正向側的方式使側面ss5后退。由此，能夠將區域fa3的上表面ts3配置于與區域fa1的上表面ts1幾乎同等程度的高度，在y軸方向上，能夠將區域fa3的側面ss5配置于與區域fa1的側面ss1幾乎同等程度的位置，從而能夠防止或抑制在控制晶體管ct流通的導通電流降低的狀況。
并且，在步驟s8中，通過對區域fa3的表面進行氧化，使得區域fa3的側面ss6在y軸方向上相對于區域fa1的側面ss2向y軸方向的正向側后退。此時，區域fa3的y軸方向上的寬度wd3比區域fa1的y軸方向上的寬度wd1小。
優選以使得區域fa3的側面ss6在y軸方向上相對于區域fa2的側面ss4配置于y軸方向的負向側的方式使側面ss6后退。此時，區域fa3的y軸方向上的寬度wd3比區域fa2的y軸方向上的寬度wd2大。由此，在y軸方向上，能夠將區域fa3的側面ss6配置于與區域fa1的側面ss2幾乎同等程度的位置，從而能夠防止或抑制在控制晶體管ct流通的導通電流降低的狀況。
可以在區域fa1與區域fa3之間形成區域fa31。在這種情況下，優選區域fa31具有：連接面ts31，其將區域fa1的上表面ts1和區域fa3的上表面ts3連接；連接面ss51，其將區域fa1的側面ss1和區域fa3的側面ss5連接；以及連接面ss61，其將區域fa1的側面ss2和區域fa3的側面ss6連接。
如圖7所示，連接面ts31的端部et31可以與區域fa3的上表面ts3連接，連接面ts31的與端部et31相反側的端部et32可以與區域fa1的上表面ts1連接。而且，連接面ts31可以以端部et31相對于端部et32位于x軸方向的負向側、且在z軸方向上位于比端部et32靠下方的位置的方式，相對于上表面ts3以及yz平面均傾斜。
如圖8所示，連接面ss51的端部es51可以與區域fa3的側面ss5連接，連接面ss51的與端部es51相反側的端部es52可以與區域fa1的側面ss1連接。而且，連接面ss51可以以端部es51相對于端部es52位于x軸方向的負向側、且相對于端部es52位于y軸方向的負向側的方式相對于側面ss5以及yz平面均傾斜。
如圖8所示，連接面ss61的端部es61可以與區域fa3的側面ss6連接，連接面ss61的與端部es61相反側的端部es62可以與區域fa1的側面ss2連接。而且，連接面ss61可以以端部es61相對于端部es62位于x軸方向的負向側、且相對于端部es62位于y軸方向的正向側的方式，相對于側面ss6以及yz平面均傾斜。
接下來，如圖29及圖30所示，形成n-型半導體區域vmg(圖9中的步驟s9)。
在該步驟s9中，將覆蓋絕緣膜cp1、以及在側面形成有犧牲氧化膜sof1的控制柵電極cg作為掩模，通過離子注入法而將例如磷(p)或者砷(as)等的n型雜質導入鰭片fa。由此，在鰭片fa中的、相對于控制柵電極cg位于供存儲器柵電極mg(參照后述的圖33及圖34)配置的那側的部分、即區域fa2形成n-型半導體區域vmg。
在區域fa2的表面形成有犧牲氧化膜sof1。因此，當通過離子注入法將n型的雜質導入區域fa2時，能夠防止對區域fa2的表面造成損失。
如前所述，區域fa2的上表面ts2比區域fa1的上表面ts1低，區域fa2的側面ss3相對于區域fa1的側面ss1配置于y軸方向的負向側，區域fa2的側面ss4相對于區域fa1的側面ss2配置于y軸方向的正向側。因此，由于通過離子注入而注入的雜質離子被導入鰭片fa中的位于控制柵電極cg下的部分、即區域fa1，因此，能夠在期望的區域高形狀精度地形成n-型半導體區域vmg。
此外，n-型半導體區域vmg可以在鰭片fa中，相對于控制柵電極cg形成在配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的相反側即形成在區域fa3。然而，在圖29及圖30中，省略示出相對于控制柵電極cg形成在配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的相反側的n-型半導體區域。即，n-型半導體區域vmg還形成在區域fa3，但在圖29及圖30中將圖示省略。
另外，在表示半導體器件的制造工序中的此后的工序的剖視圖(圖31～圖48)中，為了簡化附圖而省略n-型半導體區域vmg的圖示。
接下來，在元件隔離膜stm上、以及鰭片fa上形成絕緣膜6(圖9中的步驟s10)。
在該步驟s10中，首先，如圖31及圖32所示，例如通過干法蝕刻等進行蝕刻而將犧牲氧化膜sof1除去。由此，區域fa2以及fa3的表面露出。
在該步驟s10中，接下來，如圖31及圖32所示，在元件隔離膜stm上、鰭片fa上、控制柵電極cg的表面、以及覆蓋絕緣膜cp1的表面形成絕緣膜6。絕緣膜6是在內部具有電荷蓄積部的絕緣膜，例如是包含絕緣膜6a、絕緣膜6a上的作為電荷蓄積部的絕緣膜6b、以及絕緣膜6b上的絕緣膜6c的層疊膜。
其中，關于區域fa2的表面，在區域fa2的上表面ts2上、區域fa2的側面ss3上、以及區域fa2的側面ss4上形成絕緣膜6a。換言之，在區域fa2的上表面ts2、區域fa2的側面ss3、以及區域fa2的側面ss4形成絕緣膜6a。例如能夠通過熱氧化法或issg氧化法等而形成例如由氧化硅膜構成的絕緣膜6a。能夠將絕緣膜6a的膜厚例如設為4nm左右。
接下來，在絕緣膜6a上形成絕緣膜6b。例如能夠通過cvd法等而形成例如由氮化硅膜或硅酸鉿膜構成的絕緣膜6b。能夠將絕緣膜6b的膜厚例如設為7nm左右。
接下來，在絕緣膜6b上形成絕緣膜6c。作為絕緣膜6c，例如通過cvd法、issg氧化法等而能夠形成例如由氧化硅膜、氮氧化硅膜或者氧化鋁膜構成的絕緣膜6c。能夠將絕緣膜6c的膜厚例如設為9nm左右。
這樣，在步驟s10中，在區域fa2的上表面ts2上、區域fa2的側面ss3上、以及區域fa2的側面ss4上形成絕緣膜6。換言之，以將區域fa2的上表面ts2、區域fa2的側面ss3、以及區域fa2的側面ss4覆蓋的方式形成絕緣膜6。
絕緣膜6作為存儲器柵電極mg(參照后述的圖33及圖34)的柵極絕緣膜而發揮功能，并具有電荷保持功能。絕緣膜6具有由作為電荷封阻層的絕緣膜6a和絕緣膜6c夾持作為電荷蓄積部的絕緣膜6b的構造。而且，由絕緣膜6a及6c構成的電荷封阻層的位壘高度比由絕緣膜6b構成的電荷蓄積部的位壘高度高。
此外，在本實施方式中，作為具有陷阱能級的絕緣膜而使用例如由氮化硅膜構成的絕緣膜6b，在使用氮化硅膜的情況下，就可靠性而言是優選的。然而，作為具有陷阱能級的絕緣膜，并不限定于氮化硅膜。能夠使用例如氧化鋁(礬土)膜、氧化鉿膜或者氧化鉭膜等、具有比氮化硅膜的介電常數高的介電常數的高介電常數膜。
接下來，如圖31及圖32所示，在絕緣膜6上形成導電膜7(圖10中的步驟s11)。
優選導電膜7例如由多晶硅膜即(polysilicon膜)等硅膜構成。能夠利用cvd法等而形成這種導電膜7。另外，成膜時在使導電膜7形成為非晶硅膜之后，還能夠通過此后的熱處理而使非晶硅膜形成為多晶硅膜。
作為導電膜7，優選使用例如將磷(p)或者砷(as)等n型的雜質或者硼(b)等p型雜質導入而形成為低電阻率的膜。雜質能夠在導電膜7成膜時或者成膜后導入。能夠通過導電膜7成膜后的離子注入而將雜質導入導電膜7，還能夠在導電膜7成膜時將雜質導入導電膜7。在導電膜7成膜時導入雜質的情況下，通過使導電膜7成膜用的氣體中含有摻雜氣體，能夠形成導入有雜質的導電膜7。
接下來，如圖33及圖34所示，利用各向異性蝕刻技術對導電膜7進行蝕刻，由此形成存儲器柵電極mg(圖10中的步驟s12)。
在該步驟s12中，與導電膜7的膜厚相應地對導電膜7進行蝕刻，由此在控制柵電極cg的兩側面隔著絕緣膜6以側壁間隔件狀殘留導電膜7，并將其它區域的導電膜7除去。
由此，在控制柵電極cg的兩側面中的、配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的側面上，隔著絕緣膜6而以側壁間隔件狀殘留導電膜7，由此形成包含殘留的導電膜7在內的存儲器柵電極mg。具體而言，在區域fa2的上表面ts2上、區域fa2的側面ss3上、以及區域fa2的側面ss4上隔著絕緣膜6而形成存儲器柵電極mg。換言之，以將區域fa2的上表面ts2、區域fa2的側面ss3、以及區域fa2的側面ss4覆蓋的方式形成存儲器柵電極mg。
另外，在控制柵電極cg的兩側面中的、配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的相反側的側面上，隔著絕緣膜6而以側壁間隔件狀殘留導電膜7，由此形成包含殘留的導電膜7在內的間隔件sp1。具體而言，在區域fa3的上表面ts3上、區域fa3的側面ss5上、以及區域fa3的側面ss6上隔著絕緣膜6而形成間隔件sp1。換言之，以將區域fa3的上表面ts3、區域fa3的側面ss5、以及、區域fa3的側面ss6覆蓋的方式形成間隔件sp1。
存儲器柵電極mg形成為隔著絕緣膜6而與控制柵電極cg相鄰。存儲器柵電極mg和間隔件sp1形成在控制柵電極cg的互為相反側的側面。
在控制柵電極cg上形成有覆蓋絕緣膜cp1。因此，存儲器柵電極mg包含在覆蓋絕緣膜cp1的兩側面中的、配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的側面上隔著絕緣膜6而以側壁間隔件狀殘留的導電膜7。另外，間隔件sp1包含在覆蓋絕緣膜cp1的兩側面中的、配置有與該控制柵電極cg相鄰的存儲器柵電極mg那側的相反側的側面上隔著絕緣膜6而以側壁間隔件狀殘留的導電膜7。
在步驟s12的進行蝕刻工序的階段，絕緣膜6中的、未被存儲器柵電極mg以及間隔件sp1覆蓋的部分露出。另一方面，存儲器柵電極mg與區域fa2之間、以及存儲器柵電極mg與控制柵電極cg之間的絕緣膜6成為存儲器晶體管mt的柵極絕緣膜gim(參照后述的圖39及圖40)。
接下來，除去間隔件sp1(圖10中的步驟s13)。
在該步驟s13中，首先，如圖35及圖36所示，在絕緣膜6上以將存儲器柵電極mg以及間隔件sp1覆蓋的方式形成例如由有機膜構成的防反射膜ba2，在防反射膜ba2上形成抗蝕膜rf2。這樣，在抗蝕膜rf2與絕緣膜6、存儲器柵電極mg以及間隔件p1之間形成的防反射膜ba2被稱為barc。而且，對抗蝕膜rf2進行圖案化。
此處，以使得防反射膜ba2中的位于相鄰的2個控制柵電極cg之間的部分、即覆蓋間隔件sp1的部分從抗蝕膜rf2露出的方式對抗蝕膜rf2進行圖案化。另外，以使得防反射膜ba2中的隔著一方的控制柵電極cg而位于與另一方的控制柵電極cg相反側的部分、即覆蓋存儲器柵電極mg的部分由抗蝕膜rf2覆蓋的方式對抗蝕膜rf2進行圖案化。
在該步驟s13中，接下來，如圖35及圖36所示，將圖案化后的抗蝕膜rf2作為蝕刻掩模，通過例如將碳氟化合物氣體、氬(ar)氣以及氧(o2)氣的混合氣體用作蝕刻氣體的干法蝕刻而使防反射膜ba2實現圖案化。由此，形成包含防反射膜ba2中的覆蓋存儲器柵電極mg的部分、以及抗蝕膜rf1中的覆蓋存儲器柵電極mg的部分的掩模圖案mp2。
在該步驟s13中，接下來，如圖37及圖38所示，通過將形成的掩模圖案mp2(參照圖35及圖36)作為蝕刻掩模的干法蝕刻來除去間隔件sp1。另一方面，由于存儲器柵電極mg由掩模圖案mp2覆蓋，所以未被蝕刻而殘留。
在該步驟s13中，接下來，如圖37及圖38所示，除去掩模圖案mp2。
接下來，如圖39及圖40所示，通過蝕刻將未由存儲器柵電極mg覆蓋的部分的絕緣膜6除去(圖10中的步驟s14)。在該步驟s14中，通過使用例如氟酸(hf)的濕法蝕刻對例如由氧化硅膜構成的絕緣膜6c及6a進行蝕刻，通過使用例如熱磷酸(h3po4)的濕法蝕刻對例如由氮化硅膜構成的絕緣膜6b進行蝕刻。
此時，絕緣膜6中的位于存儲器柵電極mg與鰭片fa的區域fa2之間、以及存儲器柵電極mg與控制柵電極cg之間的部分未被除去而殘留，絕緣膜6中的位于其它區域的部分被除去。而且，形成包含存儲器柵電極mg與鰭片fa的區域fa2之間、以及存儲器柵電極mg與控制柵電極cg之間的絕緣膜6的柵極絕緣膜gim。
此外，在步驟s14中，還能夠以使得絕緣膜6中的絕緣膜6c以及絕緣膜6b被除去、且絕緣膜6a未被除去而殘留的方式進行蝕刻。
接下來，如圖41及圖42所示，利用離子注入法等形成n-型半導體區域11a及11b(圖10中的步驟s15)。
在該步驟s15中，將控制柵電極cg以及存儲器柵電極mg用作掩模，將例如砷(as)或者磷(p)等n型雜質導入鰭片fa中的、區域fa2以及區域fa3。由此，在鰭片fa的區域fa2形成n-型半導體區域11a，在鰭片fa的區域fa3形成n-型半導體區域11b。
此時，n-型半導體區域11a在區域fa2中以自對準的方式形成于存儲器柵電極mg的側面，n-型半導體區域11b在區域fa3中以自對準的方式形成于控制柵電極cg的側面。
接下來，如圖43及圖44所示，在控制柵電極cg的側面、以及存儲器柵電極mg的側面形成側壁間隔件sw(圖10中的步驟s16)。
首先，在元件隔離膜stm上、以及鰭片fa上以將控制柵電極cg、覆蓋絕緣膜cp1以及存儲器柵電極mg覆蓋的方式形成側壁間隔件sw用的絕緣膜，通過例如各向異性蝕刻對所形成的絕緣膜進行蝕刻。
這樣，通過在隔著控制柵電極cg與存儲器柵電極mg相反一側殘留與控制柵電極cg相鄰的部分的絕緣膜，來形成側壁間隔件sw。另外，通過在隔著存儲器柵電極mg與控制柵電極cg相反一側殘留與存儲器柵電極mg相鄰的部分的絕緣膜，來形成側壁間隔件sw。
這些側壁間隔件sw由氧化硅膜、氮化硅膜或者它們的層疊膜等絕緣膜構成。
此外，在圖43及圖44所示的例子中，例如由氧化硅構成的絕緣膜sif介于控制柵電極cg與側壁間隔件sw之間、以及存儲器柵電極mg與側壁間隔件sw之間。
接下來，如圖45及圖46所示，利用離子注入法等形成n+型半導體區域12a以及12b(圖10中的步驟s17)。在該步驟s17中，將控制柵電極cg以及存儲器柵電極mg、和與它們相鄰的側壁間隔件sw用作掩模，將例如砷(as)或者磷(p)等n型雜質導入鰭片fa中的區域fa2以及fa3。由此，在鰭片fa的區域fa2形成n+型半導體區域12a，在鰭片fa的區域fa3形成n+型半導體區域12b。
此時，n+型半導體區域12a以自對準的方式形成于存儲器柵電極mg的側面上的側壁間隔件sw，n+型半導體區域12b以自對準的方式形成于控制柵電極cg的側面上的側壁間隔件sw。
這樣，利用n-型半導體區域11a和雜質濃度比該n-型半導體區域11a高的n+型半導體區域12a形成n型的半導體區域ms，該半導體區域ms具有ldd構造、且作為存儲器晶體管mt的源極區域而發揮功能。另外，利用n-型半導體區域11b和雜質濃度比該n-型半導體區域11b高的n+型半導體區域12b形成n型的半導體區域md，該半導體區域md具有ldd構造、且作為控制晶體管ct的漏極區域而發揮功能。
然后，進行活化退火，該活化退火為用于使導入到n-型半導體區域11a及11b、以及n+型半導體區域12a及12b等的雜質活化的熱處理。
由此，如圖45及圖46所示，形成控制晶體管ct以及存儲器晶體管mt，并由控制晶體管ct以及存儲器晶體管mt形成作為非易失性存儲器的存儲器單元mc。即，由控制柵電極cg、柵極絕緣膜gic、存儲器柵電極mg以及柵極絕緣膜gim形成作為非易失性存儲器的存儲器單元mc。此外，相鄰的2個作為存儲器單元mc的存儲器單元mc1及mc2共用n+型半導體區域12b。
接下來，如圖47及圖48所示，形成金屬硅化物層13(圖10中的步驟s18)。
在該步驟s18中，首先，在元件隔離膜stm上、以及鰭片fa上以將覆蓋絕緣膜cp1、存儲器柵電極mg以及側壁間隔件sw覆蓋的方式形成金屬膜。金屬膜能夠例如由鈷(co)膜、鎳(ni)膜、或者鎳鉑合金膜等構成，利用濺射法等形成。然后，對半導體襯底1實施熱處理，由此使n+型半導體區域12a及12b、以及存儲器柵電極mg各自的上層部與金屬膜發生反應。由此，在n+型半導體區域12a及12b、以及存儲器柵電極mg各自的表面分別形成金屬硅化物層13。
金屬硅化物層13例如能夠設為硅化鈷層、硅化鎳層、或者鉑添加硅化鎳層。然后，將未反應的金屬膜除去。通過進行這種所謂自對準多晶硅工藝，能夠在n+型半導體區域12a及12b、以及存儲器柵電極mg各自的表面形成金屬硅化物層13。
接下來，如圖5所示，形成絕緣膜14、層間絕緣膜15以及插塞pg(圖10中的步驟s19)。
在該步驟s19中，首先，以將覆蓋絕緣膜cp1、柵極絕緣膜gim、存儲器柵電極mg、以及側壁間隔件sw覆蓋的方式形成絕緣膜14。絕緣膜14例如由氮化硅膜構成。例如能夠通過cvd法而形成絕緣膜14。
在該步驟s19中，接下來，在絕緣膜14上形成層間絕緣膜15。層間絕緣膜15由氧化硅膜的單體膜、或者氮化硅膜和氧化硅膜的層疊膜等構成。在例如通過cvd法而形成層間絕緣膜15之后，使層間絕緣膜15的上表面實現平坦化。
在該步驟s19中，接下來，形成將層間絕緣膜15以及絕緣膜14貫穿的插塞pg。首先，將利用光刻在層間絕緣膜15上形成的抗蝕劑圖案(省略圖示)作為蝕刻掩模，對層間絕緣膜15以及絕緣膜14進行干法蝕刻，由此在層間絕緣膜15以及絕緣膜14形成接觸孔cnt。接下來，在接觸孔cnt內，作為導電體部而形成由鎢(w)等構成的導電性的插塞pg。
為了形成插塞pg，例如在包含接觸孔cnt的內部的層間絕緣膜15上形成例如由鈦(ti)膜、氮化鈦(tin)膜、或者它們的層疊膜構成的勢壘導體膜。然后，在該勢壘導體膜上以將接觸孔cnt填埋的方式形成由鎢(w)膜等構成的主導體膜，通過cmp法或者蝕刻法等而將層間絕緣膜15上的不要的主導體膜以及勢壘導體膜除去。由此，能夠形成插塞pg。此外，為了簡化附圖，在圖5中，以一體化的方式示出構成插塞pg的勢壘導體膜以及主導體膜。
如圖5所示，接觸孔cnt以及埋入于該接觸孔cnt的插塞pg分別形成于n+型半導體區域12a及12b上等。在接觸孔cnt的底部，例如各n+型半導體區域12a及12b上的金屬硅化物層13露出。而且，埋入于接觸孔cnt的插塞pg與在各n+型半導體區域12a及12b上形成的金屬硅化物層13接觸，從而分別與n+型半導體區域12a及12b電連接。此外，雖然在圖5中將圖示省略，但插塞pg可以與存儲器柵電極mg電連接。
接下來，如圖5所示，在埋入有插塞pg的層間絕緣膜15上形成作為第一層布線的金屬布線mw1及mw2(圖10中的步驟s20)。此處，對例如作為鑲嵌技術而使用單鑲嵌技術形成金屬布線mw1及mw2的情況進行說明。
首先，在埋入有插塞pg的層間絕緣膜15上形成絕緣膜16。絕緣膜16還能夠由多個絕緣膜的層疊膜形成。接下來，通過將抗蝕劑圖案(省略圖示)作為蝕刻掩模的干法蝕刻而在絕緣膜16的規定區域形成布線溝槽。
接下來，在包含所形成的布線溝槽的底部以及側壁上的絕緣膜16上形成例如由氮化鈦(tin)膜、鉭(ta)膜或者氮化鉭(tan)膜等構成的勢壘導體膜。然后，通過cvd法或者濺射法等在勢壘導體膜上形成銅(cu)的晶種層，進而利用電解鍍法等在晶種層上形成銅(cu)鍍膜，并由cu鍍膜埋入布線溝槽的內部。然后，通過cmp法將布線溝槽以外的區域的主導體膜和勢壘導體膜除去，形成以埋入于布線溝槽的cu為主導電材料的作為第一層布線的金屬布線mw1及mw2。此外，在圖5中，為了簡化附圖，金屬布線mw1及mw2以勢壘導體膜、晶種層以及cu鍍膜一體化的方式示出。
金屬布線mw1經由插塞pg而與存儲器單元mc的半導體區域md電連接，金屬布線mw2經由插塞pg而與存儲器單元mc的半導體區域ms電連接。然后，通過雙鑲嵌法等形成第二層以后的布線，但此處將圖示及其說明省略。另外，第一層布線以及比其更靠上層的布線并不限定于鑲嵌布線，還能夠使布線用的導電膜圖案化來形成，例如還能夠設為鎢(w)布線或者鋁(al)布線等。
以上述方式制造本實施方式的半導體器件。
＜被注入至電荷蓄積部的電子以及空穴的分布＞
接下來，一邊與比較例進行對比，一邊對被注入至作為電荷蓄積部的絕緣膜6b的電子以及空穴的分布進行說明。
圖49及圖50是比較例的半導體器件的主要部分剖視圖。與在圖7中將圖5所示的剖視圖中的由雙點劃線包圍的區域rg2放大示出的方式相同，圖49將比較例的半導體器件的剖視圖放大示出。與在圖8中將圖6所示的剖視圖中的由雙點劃線包圍的區域rg3放大示出的方式相同，圖50將比較例的半導體器件的剖視圖放大示出。
如圖49及圖50所示，在比較例的半導體器件中，鰭片fa中的被存儲器柵電極mg覆蓋的部分、即區域fa2的表面未被挖掘。因此，在比較例的半導體器件中，區域fa2的上表面ts2在z軸方向上配置于與區域fa1的上表面ts1相同的高度位置，區域fa2的側面ss3在y軸方向上配置于與區域fa1的側面ss1相同的位置，區域fa2的側面ss4在y軸方向上配置于與區域fa1的側面ss2相同的位置。另外，區域fa3的上表面ts3在z軸方向上配置于與區域fa1的上表面ts1相同的高度位置，區域fa3的側面ss5在y軸方向上配置于與區域fa1的側面ss1相同的位置，區域fa3的側面ss6在y軸方向上配置于與區域fa1的側面ss2相同的位置。
如圖49所示，在比較例的半導體器件中，絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的上表面ts2之間的部分全部都與區域fa2的上表面ts2平行。因此，利用前述的ssi方式將作為熱電子的電子注入柵極絕緣膜gim中的作為電荷蓄積部的絕緣膜6b，從而，在寫入數據的情況下，電子同樣容易被注入至絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的上表面ts2之間的部分。即，如圖49中的箭頭ela1所示，電子el不僅容易被注入至存儲器柵電極mg與區域fa2的上表面ts2之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分，而且還容易被注入至作為源極區域的半導體區域ms側的部分。
另外，如圖50所示，在比較例的半導體器件中，絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的側面ss3之間的部分全部都與區域fa2的側面ss3平行。因此，利用前述的ssi方式將作為熱電子的電子注入柵極絕緣膜gim中的作為電荷蓄積部的絕緣膜6b，從而，在寫入數據的情況下,電子同樣容易被注入至絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的側面ss3之間的部分。即，如圖50中的箭頭ela2所示，電子el不僅容易被注入至存儲器柵電極mg與區域fa2的側面ss3之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分，而且還容易被注入至作為源極區域的半導體區域ms側的部分。
另外，如圖50所示，在比較例的半導體器件中，絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的側面ss4之間的部分全部都與區域fa2的側面ss4平行。因此，利用前述的ssi方式將作為熱電子的電子注入柵極絕緣膜gim中的作為電荷蓄積部的絕緣膜6b，從而，在寫入數據的情況下，電子同樣容易被注入至絕緣膜6b中的、位于存儲器柵電極mg與區域fa2的側面ss4之間的部分。即，如圖50中的箭頭ela3所示，電子el不僅容易被注入至存儲器柵電極mg與區域fa2的側面ss4之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分，而且還容易被注入至作為源極區域的半導體區域ms側的部分。
另一方面，如圖49所示，在比較例的半導體器件中，利用前述的fn型隧穿現象將空穴注入絕緣膜6b，從而，在擦除數據的情況下，存儲器柵電極mg與鰭片fa之間的電場集中于存儲器柵電極mg的下表面中的控制柵電極cg側的端部e101。因此，如圖49中的箭頭hla1所示，空穴hl容易被注入至存儲器柵電極mg中的與上表面ts2相對的部分、與控制柵電極cg之間的絕緣膜6b中的、區域fa2側即端部e101側的部分。
另外，如圖50所示，在比較例的半導體器件中，利用前述的fn型隧穿現象將空穴注入絕緣膜6b，從而，在擦除數據的情況下，存儲器柵電極mg與鰭片fa之間的電場集中于存儲器柵電極mg的側面且與側面ss3相對的側面中的控制柵電極cg側的端部e102。因此，如圖50中的箭頭hla2所示，空穴hl容易被注入至存儲器柵電極mg中的與側面ss3相對的部分、與控制柵電極cg之間的絕緣膜6b中的區域fa2側即端部e102側的部分。
另外，如圖50所示，在比較例的半導體器件中，利用前述的fn型隧穿現象將空穴注入絕緣膜6b，從而，在擦除數據的情況下，存儲器柵電極mg與鰭片fa之間的電場集中于存儲器柵電極mg的側面且與側面ss4相對的側面中的控制柵電極cg側的端部e103。因此，如圖50中的箭頭hla3所示，空穴hl容易被注入至存儲器柵電極mg中的與側面ss4相對的部分、與控制柵電極cg之間的絕緣膜6b中的區域fa2側即端部e103側的部分。
因此，在比較例的半導體器件中，在寫入數據時被注入至例如由氮化硅膜構成的絕緣膜6b的電子的分布、與在擦除數據時被注入至絕緣膜6b的空穴的分布互不相同或者互相分離。特別是在控制柵電極cg和存儲器柵電極mg跨越作為突出部的鰭片fa的情況下，在鰭片fa的上表面側以及鰭片fa的兩側面側各側，寫入數據時被注入至電荷蓄積部的電子的分布容易與擦除數據時被注入至電荷蓄積部的空穴的分布互不相同。因此，在反復執行多次寫入動作和擦除動作的情況下，殘留在包含絕緣膜6b在內的柵極絕緣膜gim的空穴的數量增加，存儲器單元的保持特性(滯留特性)下降，無法改善半導體器件的特性。
此處，存儲器單元的保持特性能夠根據在如下條件下存儲器晶體管的閾值電壓隨時間變化的情況來評價：在反復執行多次例如1000次左右的寫入動作和擦除動作之后，比室溫高的溫度例如150℃左右下放置長時間例如放置100小時左右。
如前所述，伴隨著非易失性存儲器的微小化，若存儲器柵電極mg的柵極長度變短，則在利用基于fn型隧穿現象的擦除方法的情況下，與利用基于btbt現象的擦除方法的情況相比，能夠降低消耗電流的效果變得更顯著。然而，如上所述，在利用基于fn型隧穿現象的擦除方法的情況下，擦除數據時被注入至絕緣膜6b的空穴的分布、與寫入數據時被注入至絕緣膜6b的電子的分布不同這樣的課題變得顯著。另外，在控制柵電極cg和存儲器柵電極mg跨越鰭片fa的情況下，寫入數據時被注入至電荷蓄積部的電子的分布、與擦除數據時被注入至電荷蓄積部的空穴的分布互不相同這樣的課題變得顯著。因此，無法容易地使非易失性存儲器實現微小化。
此外，在上述專利文獻1所公開的技術中，半導體襯底也具有第一面、以及從第一面朝向深度方向比第一面低的第二面，控制柵電極設置于第一面上，存儲器柵電極設置于第二面上。
然而，在上述專利文獻1所公開的技術中，并未記載在控制柵電極cg以及存儲器柵電極mg跨越鰭片fa的情況下使區域fa2的側面ss3相對于區域fa1的側面ss1后退。另外，上述專利文獻1所公開的技術是用于解決如下課題的技術：在將存儲器柵電極的寬度縮小的情況下，存儲器柵電極下的溝道長度也縮短，截止狀態漏電流會增大。
＜本實施方式的主要特征和效果＞
另一方面，在本實施方式的半導體器件中，區域fa2的上表面ts2比區域fa1的上表面ts1低，并且，區域fa2的側面ss3在y軸方向上相對于區域fa1的側面ss1配置于y軸方向的負向側。
在本實施方式的半導體器件中，考慮通過利用前述的ssi方式將作為熱電子的電子注入絕緣膜6b來寫入數據的情況。在這種情況下，如圖7中的箭頭ela1所示，電子el易于被注入至存儲器柵電極mg與區域fa2的上表面ts2之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分pt22。然而，難以被注入至存儲器柵電極mg與區域fa2的上表面ts2之間的絕緣膜6b中的、作為源極區域的半導體區域ms側的部分pt21。
另外，在利用上述的ssi方式寫入數據的情況下，如圖8中的箭頭ela2所示，電子el易于被注入至存儲器柵電極mg與區域fa2的側面ss3之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分ps32。然而，難以被注入至作為源極區域的半導體區域ms側的部分ps31。
另一方面，在本實施方式的半導體器件中，考慮通過利用前述的fn型隧穿現象將空穴注入絕緣膜6b來擦除數據的情況。在這種情況下，如圖7中的箭頭hla1所示，除了存儲器柵電極mg中的與上表面ts2相對的部分、與控制柵電極cg之間的絕緣膜6b中的區域fa2側即下側的部分pt23以外，空穴hl還容易被注入至部分pt22。
另外，在利用上述的fn型隧穿現象將數據擦除的情況下，如圖8中的箭頭hla2所示，除了存儲器柵電極mg中的與側面ss3相對的部分、與控制柵電極cg之間的絕緣膜6b中的、區域fa2側即y軸方向的負向側的部分ps33以外，空穴hl還容易被注入至部分ps32。
這樣，在本實施方式的半導體器件中，寫入數據時電子也被注入至絕緣膜6b中的部分pt22以及部分ps32，擦除數據時空穴也被注入至絕緣膜6b中的部分pt22以及部分ps32。因此，在本實施方式的半導體器件中，在區域fa2的上表面ts2側以及側面ss3側各側，寫入數據時被注入至絕緣膜6b的電子的分布、與擦除數據時被注入至絕緣膜6b的空穴的分布相互接近。因此，即使在反復執行多次寫入動作和擦除動作的情況下，殘留在包含絕緣膜6b在內的柵極絕緣膜gim的空穴的數量也不增加，因此，能夠防止或抑制存儲器單元的保持特性(滯留特性)下降，從而能夠改善半導體器件的特性。
并且，優選區域fa2的側面ss4相對于區域fa1的側面ss2配置于y軸方向的正向側。
因此，在利用上述的ssi方式將數據寫入的情況下，如圖8中的箭頭ela3所示，電子el容易被注入至存儲器柵電極mg與區域fa2的側面ss4之間的絕緣膜6b中的、作為漏極區域的半導體區域md側的部分ps42。然而，難以被注入至作為源極區域的半導體區域ms側的部分ps41。
另外，在利用上述的fn型隧穿現象將數據擦除的情況下，如圖8中的箭頭hla3所示，除了存儲器柵電極mg中的與側面ss4相對的部分、與控制柵電極cg之間的絕緣膜6b中的區域fa2側即y軸方向的正向側的部分ps43以外，空穴hl還容易被注入部分ps42。
在這種情況下，寫入數據時電子被注入至絕緣膜6b中的部分ps42，擦除數據時空穴被注入至絕緣膜6b中的部分ps42。因此，在區域fa2的側面ss4側，寫入數據時被注入至絕緣膜6b的電子的分布、與擦除數據時被注入至絕緣膜6b的空穴的分布也相互接近。因此，即使在反復執行多次寫入動作和擦除動作的情況下，殘留在包含絕緣膜6b在內的柵極絕緣膜gim的空穴的數量也不增加，因此能夠防止或抑制存儲器單元的保持特性(滯留特性)下降，從而能夠改善半導體器件的特性。
即，在控制柵電極cg和存儲器柵電極mg跨越鰭片fa的情況下，僅使區域fa2的上表面ts2低于區域fa1的上表面ts1則存在如下的問題。即，存在如下問題：在區域fa2的y軸方向上的至少一側的側面側，寫入數據時被注入至絕緣膜6b的電子的分布、與擦除數據時被注入至絕緣膜6b的空穴的分布互不相同。
然而，在本實施方式的半導體器件中，使區域fa2的上表面ts2低于區域fa1的上表面ts1，并且，在區域fa2的y軸方向上的兩側的至少一側使區域fa2的側面相對于區域fa1的側面后退。由此，能夠在區域fa2的y軸方向上的至少一側的側面側，使寫入數據時被注入至絕緣膜6b的電子的分布、與擦除數據時被注入至絕緣膜6b的空穴的分布相互接近。
此外，優選地，使區域fa2的上表面ts2低于區域fa1的上表面ts1，并且，在區域fa2的y軸方向上的兩側使區域fa2的側面相對于區域fa1的側面后退。由此，能夠在區域fa2的y軸方向的兩側面側，使寫入數據時被注入至絕緣膜6b的電子的分布、與擦除數據時被注入至絕緣膜6b的空穴的分布相互接近。
如圖7及圖8所示，考慮在區域fa1與區域fa2之間形成有區域fa21、且由連接面ts21將區域fa1的上表面ts1和區域fa2的上表面ts2連接的情況。在這種情況下，優選地，部分pt21為存儲器柵電極mg與區域fa2的上表面ts2之間的絕緣膜6b中的、沿上表面ts2形成的部分，部分pt22為相對于上表面ts2傾斜的部分。
在這種情況下，存儲器柵電極mg包括：電極部mg21，其與上表面ts2相對；以及電極部mg22，其相對于電極部mg21而形成于控制柵電極cg側。電極部mg22具有作為下表面的連接面bt22，該連接面bt22將電極部mg21的下表面bt21、與電極部mg22的控制柵電極cg側的側面bt23連接。電極部mg22的連接面bt22的端部et23與電極部mg21的下表面bt21連接，電極部mg22的連接面bt22的與端部et23相反側的端部et24與電極部mg22的側面bt23連接。端部et23相對于端部et24配置在x軸方向的正向側，并且在z軸方向上配置為比端部et24靠下方。
在這種情況下，在通過利用前述的fn型隧穿現象將空穴注入絕緣膜6b而將數據擦除的情況下，存儲器柵電極mg與鰭片fa之間的電場集中于端部et24，也集中于端部et23。因此，如圖7中的箭頭hla1所示，除了部分pt23以外，空穴hl還被注入部分pt22。
另外，在由連接面ss31將區域fa1的側面ss1與區域fa2的側面ss3連接的情況下，優選地，部分ps31為存儲器柵電極mg與區域fa2的側面ss3之間的絕緣膜6b中的、沿側面ss3形成的部分，部分ps32為相對于側面ss3傾斜的部分。
在這種情況下，存儲器柵電極mg包括：電極部mg31，其與側面ss3相對；以及電極部mg32，其相對于電極部mg31而形成于控制柵電極cg側。電極部mg32具有連接面bs32，該連接面bs32將電極部mg31的側面bs31、與電極部mg32的控制柵電極cg側的側面bs33連接。電極部mg32的連接面bs32的端部es33與電極部mg31的側面bs31連接，電極部mg32的連接面bs32的與端部es33相反側的端部es34與電極部mg32的側面bs33連接。端部es33相對于端部es34配置于x軸方向的正向側，并且，在y軸方向上相對于端部es34配置于y軸方向的負向側。
在這種情況下，當通過利用前述的fn型隧穿現象將空穴注入絕緣膜6b而將數據擦除時，存儲器柵電極mg與鰭片fa之間的電場集中于端部es34，也集中于端部es33。因此，如圖8中的箭頭hla2所示，除了部分ps33以外，空穴hl還被注入部分ps32。
此外，進而在由連接面ss41將區域fa1的側面ss2與區域fa2的側面ss4連接的情況下，優選地，部分ps41為存儲器柵電極mg與區域fa2的側面ss4之間的絕緣膜6b中的、沿側面ss4形成的部分，部分ps42為相對于側面ss4傾斜的部分。
在這種情況下，存儲器柵電極mg包括：電極部mg41，其與側面ss4相對；以及電極部mg42，其相對于電極部mg41形成于控制柵電極cg側。電極部mg42具有連接面bs42，該連接面bs42將電極部mg41的側面bs41、與電極部mg42的控制柵電極cg側的側面bs43連接。電極部mg42的連接面bs42的端部es43與電極部mg41的側面bs41連接，電極部mg42的連接面bs42的與端部es43相反側的端部es44與電極部mg42的側面bs43連接。端部es43相對于端部es44配置于x軸方向的正向側，并且，在y軸方向上相對于端部es44配置于y軸方向的正向側。
在這種情況下，當通過利用前述的fn型隧穿現象將空穴注入絕緣膜6b而將數據擦除時，存儲器柵電極mg與鰭片fa之間的電場集中于端部es44，也集中于端部es43。因此，如圖8中的箭頭hla3所示，除了部分ps43以外，空穴hl還被注入部分ps42。
此外，雖然在圖7及圖8中省略圖示，但有時在連接面bt22的下表面bt21側的部分與下表面bt21的連接面bt22側的部分之間未形成角部，而是連接面bt22的下表面bt21側的部分、以及下表面bt21的連接面bt22側的部分形成同一曲面。另外，有時在連接面bs32的側面bs31側的部分與側面bs31的連接面bs32側的部分之間未形成角部，而是連接面bs32的側面bs31側的部分、以及側面bs31的連接面bs32側的部分形成同一曲面。另外，有時在連接面bs42的側面bs41側的部分與側面bs41的連接面bs42側的部分之間未形成角部，而是連接面bs42的側面bs41側的部分、以及側面bs41的連接面bs42側的部分形成同一曲面。
＜關于在鰭片的側面傾斜的情況下的后退幅度的定義＞
接下來，參照圖51對在鰭片的側面傾斜的情況下的后退幅度的定義進行說明。圖51及圖52是實施方式的半導體器件的主要部分剖視圖。圖51及圖52將圖5所示的剖視圖中由雙點劃線包圍的區域rg4放大示出。此外，在圖51及圖52中，為了簡化附圖，省略比元件隔離膜stm靠上方、以及比區域fa2靠上方的部分的圖示。
如圖51所示，在側面ss3以越趨向側面ss3的上側則越趨向y軸方向的負向側配置的方式相對于與y軸方向垂直的平面即xz平面傾斜的情況下，能夠將側面ss3的上端部te3的y軸方向上的位置定義為側面ss3的y軸方向上的位置。同樣地，在側面ss1以越趨向側面ss1的上側則越趨向y軸方向的負向側配置的方式相對于xz平面傾斜的情況下，能夠將側面ss1的上端部te1的y軸方向上的位置定義為側面ss1的y軸方向上的位置。此時，側面ss3相對于側面ss1的后退幅度即距離ds2為y軸方向上的上端部te1與上端部te3之間的距離。此外，z軸方向上的上表面ts1與上表面ts2之間的距離為距離ds1。
另外，如圖51所示，在側面ss4以越趨向側面ss4的上側則越趨向y軸方向的正向側配置的方式相對于xz平面傾斜的情況下，能夠將側面ss4的上端部te4的y軸方向上的位置定義為側面ss4的y軸方向上的位置。同樣地，在側面ss2以越趨向側面ss2的上側則越趨向y軸方向的正向側配置的方式相對于xz平面傾斜的情況下，能夠將側面ss2的上端部te2的y軸方向上的位置定義為側面ss2的y軸方向上的位置。此時，側面ss4相對于側面ss2的后退幅度即距離ds3為y軸方向上的上端部te2與上端部te4之間的距離。
另一方面，如圖52所示，有時在側面ss3的上部與上表面ts2的側面ss3側的部分之間未形成角部，而是側面ss3的上部、以及上表面ts2的側面ss3側的部分形成同一曲面。在這種情況下，能夠將高度方向(z軸方向)上的側面ss3的中央部作為同一平面向上側延長而形成的虛擬的平面定義為平面ssv3，并能夠將y軸方向上的上表面ts2的中央部作為同一平面向側面ss3側延長而形成的虛擬的平面定義為平面tsv3。而且，能夠將由平面ssv3和平面tsv3形成的角部定義為側面ss3的上端部te3。此時，側面ss3相對于側面ss1的后退幅度即距離ds2也為y軸方向上的上端部te1與上端部te3之間的距離。
另外，如圖52所示，有時在側面ss4的上部與上表面ts2的側面ss4側的部分之間未形成角部，而是側面ss4的上部、以及上表面ts2的側面ss4側的部分形成同一曲面。在這種情況下，能夠將高度方向(z軸方向)上的側面ss4的中央部作為同一平面向上側延長而形成的虛擬的平面定義為平面ssv4，并能夠將y軸方向上的上表面ts2的中央部作為同一平面向側面ss4側延長而形成的虛擬的平面定義為平面tsv4。而且，能夠將由平面ssv4和平面tsv4形成的角部定義為側面ss4的上端部te4。此時，側面ss4相對于側面ss2的后退幅度即距離ds3也為y軸方向上的上端部te2與上端部te4之間的距離。
以上基于實施方式而對由本發明人完成的發明進行了具體說明，但本發明并不限定于上述實施方式，當然能夠在不脫離其主旨的范圍內進行各種變更。