深能級快速離化導通器件及其制造方法與流程

本發明屬于半導體器件工藝制造技術領域，尤其涉及一種深能級快速離化導通器件及其制造方法。

背景技術：

脈沖功率技術起源于20世紀40-50年代，最初應用于國防科研領域。60年代，J.C.Martin及其研究小組將Blumlein傳輸線技術應用于閃光X射線照相，使脈沖功率技術進入實用化階段。隨后，脈沖功率技術飛躍發展，單脈沖峰值功率超過10¹⁴W，脈沖寬度從μm到ns乃至ps量級。目前，隨著材料科學、開關技術、儲能技術等相關領域的技術進步和應用范圍的不斷拓展，脈沖功率技術獲得了更加廣闊的發展空間。

在脈沖功率系統中，傳統的開關有火花隙、閘流管、真空管和爆炸式開關等。這些傳統開關在脈沖功率系統中使用非常廣泛，技術也較為成熟。但是這些傳統開關都有一些難以克服的缺點，如工作壽命短、開關體積龐大、同步性差、易受干擾等。另外火花隙、閘流管等開關功耗較大，需要龐大的冷卻系統；而真空管等開關的重復頻率極低。隨著半導體工業的迅速發展，半導體固態開關在電力電子領域的應用日益廣泛。半導體固態開關具有體積小、壽命長、工作穩定等優點，從最早的晶閘管到后來的GTO、GCT、IGBT和MOSFET半導體開關呈現出全面取代傳統開關的趨勢。但這些半導體開關仍然存在一定缺陷，GTO、GCT雖工作電壓較高，但重復頻率很低；MOSFET工作頻率較高，但是工作電壓較低；另外，這些器件都是三端器件，工作時需要用復雜的電路發生觸發信號，當采用多級串并聯時，觸發系統將變得十分復雜，給使用和維護帶來很大困難。

技術實現要素：

本發明所要解決的技術問題是提供一種深能級快速離化導通器件，僅需通過脈沖進行觸發，不需要復雜的觸發系統，同時具有很高的工作電壓、工作電流，深能級陷阱將快速釋放出離化電子，電流上升率高、導通速度快，能夠在亞納秒級的時間內開關上千安培的電流，具有較高的可靠性，可廣泛應用于高功率脈沖源系統中。

為解決上述技術問題，本發明所采取的技術方案是：一種深能級快速離化導通器件，包括N型半導體基片，所述N型半導體基片的正面為P型擴散區，所述P型擴散區上分布陰極P⁺區、陰極N⁺區和P⁺保護環，在所述陰極P⁺區、陰極N⁺區和P⁺保護環上覆蓋陰極金屬電極；所述N型半導體基片的背面分布陽極P⁺區、陽極N⁺區和N⁺保護環，在陽極P⁺區、陽極N⁺區和N⁺保護環之上覆蓋陽極金屬電極。

進一步的技術方案，所述N型半導體基片為N型Si材料，電阻率為90Ω·cm，厚度為400-450μm；所述N型半導體基片正面的P型擴散區的深度為50-100μm。

進一步的技術方案，所述P型擴散區上分布的陰極P⁺區深度為15±5μm，表面方塊電阻為5-10Ω/□；陰極N⁺區深度為20±5μm，表面方塊電阻為0.1-0.5Ω/□；P⁺保護環深度為15±5μm，表面方塊電阻為5-10Ω/□。

進一步的技術方案，所述N型半導體基片背面分布的陽極P⁺區深度為15±5μm，表面方塊電阻為5-10Ω/□；陽極N⁺區深度為20±5μm，表面方塊電阻為0.1-0.5Ω/□；N⁺保護環深度為15±5μm，表面方塊電阻為5-10Ω/□。

更進一步的技術方案，所述器件的陽極金屬電極和陰極金屬電極均為鉬電極。

本發明還提供了一種深能級快速離化導通器件的制造方法，該制造方法只需進行一次正反面光刻，降低了工藝復雜性，簡化了工藝流程，工藝簡單，不需要復雜的工藝設備，易于實現；并且與現有硅工藝技術兼容，不會增加額外的成本。

為解決上述技術問題，本發明所采取的技術方案是：一種深能級快速離化導通器件的制造方法，包括以下步驟：

(一)對N型半導體基片進行清洗烘干處理；

(二)正面進行P型高溫擴散摻雜；

(三)采用濕法腐蝕，去除表面氧化層；

(四)固定N型半導體基片的摻雜面，將未摻雜一面進行拋光減薄處理；

(五)在N型半導體基片兩面形成擴散掩膜圖形；

(六)同時在N型半導體基片兩面形成N+和P+擴散區；

(七)N型半導體基片兩面生長金屬鎳層，退火形成歐姆接觸電極；

(八)將芯片燒結在金屬鉬片上，形成陰極金屬電極、陽極金屬電極；

(九)芯片邊緣形成磨角終端，采用硅橡膠對芯片邊緣進行保護。

其中，步驟(二)中P型高溫擴散摻雜雜質為Al、B，熱擴散溫度為1100-1300℃，擴散時間為15-20h。

其中，步驟(六)中同時在N型半導體基片兩面形成N+和P+擴散區的方法為：

1)采用磷源進行高溫擴散，預擴散時間為1-2h，溫度為1000-1200℃；

2)HF溶液濕法腐蝕去除表面氧化層，

3)采用硼源進行高溫擴散，熱擴散時間為15-20h，溫度為1100-1300℃，同時形成P⁺保護環、陰極N⁺區、陰極P⁺區、N⁺保護環、陽極P⁺區、陽極N⁺區。

其中，步驟(七)中N型半導體基片兩面生長金屬鎳層，退火形成歐姆接觸電極包括：

1)通過分子束外延分別在N型半導體基片兩面生長金屬鎳，厚度為

2)在N₂氣氛中，600-700℃下退火15-20min形成歐姆接觸電極。

其中，步驟(九)中芯片邊緣形成磨角終端，采用硅橡膠對芯片邊緣進行保護包括，

1)采用M14的SiC磨料對芯片邊緣進行磨角造型處理，形成5°±5°和25°±5°兩個角度；

2)在芯片邊緣均勻涂抹硅橡膠；

3)將帶有硅橡膠的芯片在室溫下固化20h，之后在150-200℃下固化20h。

采用上述技術方案所產生的有益效果在于：

本發明所提供的深能級快速離化導通器件是一種兩端器件，當器件兩端施加高于正向阻斷電壓2～3倍的過壓脈沖，具有超快的電壓上升率時，器件內部深能級陷阱將釋放出離化電子，引起器件內產生巨量等離子體，使器件以亞納秒級的速度迅速導通，能夠在亞納秒級的時間內開關上千安培的電流，具有較高的可靠性，可應用于高功率脈沖源系統中；本發明中的器件為脈沖觸發，觸發簡單、工作電壓高于＞5KV、工作電流大于＞10KA、電流上升率高于＞100kA/μs、并以亞納秒級的速度迅速導通，非常適合應用于脈沖功率系統中，在廢液廢氣處理、納米工程、生物醫療、大功率激光器、采礦勘探等領域將有廣泛的應用前景。

本發明提供的深能級快速離化導通器件的制造方法，該制造方法只需進行一次正反面光刻，降低了工藝復雜性，簡化了工藝流程，工藝簡單，不需要復雜的工藝設備，易于實現；并且與現有硅工藝技術兼容，不會增加額外的成本。

附圖說明

圖1是本發明提供的深能級快速離化導通器件的示意圖；

圖2是本發明提供的深能級快速離化導通器件磨角終端結構的示意圖；

圖3是本發明提供的N型半導體基片正面陰極區和背面陽極區示意圖；

圖4是本發明提供的N型半導體基片正面陰極區和背面陽極區示意圖；

圖5是本發明提供的N型半導體基片正面陰極區和背面陽極區示意圖；

圖6是本發明提供的N型半導體基片正面陰極區和背面陽極區示意圖；

圖7是本發明提供的深能級快速離化導通器件制造方法的示意圖；

圖8是本發明提供的深能級快速離化導通器件制造方法的示意圖；

圖9是本發明提供的深能級快速離化導通器件制造方法的示意圖；

圖10是本發明提供的深能級快速離化導通器件制造方法的示意圖；

圖11是本發明提供的深能級快速離化導通器件制造方法的示意圖；

圖中：1、N型半導體基片，2、P型擴散區，3、P⁺保護環，4、陰極N⁺區，5、陰極P⁺區，6、陰極金屬電極，7、N⁺保護環，8、陽極P⁺區，9、陽極N⁺區，10、陽極金屬電極，11、磨角終端，12、SiO₂氧化層，13、金屬鎳層，14、鉛錫焊料。

具體實施方式

下面結合附圖和具體實施方式對本發明作進一步詳細的說明。

需說明的是，在圖中，為了方便說明，放大或縮小了層和區域的厚度，所示尺寸比例并不代表實際尺寸比例關系。盡管這些圖并不能準確的反應材料結構的實際尺寸，但是它們還是完整反應了各個區域和結構之間的相互位置關系。

實施例1

如圖1、圖2、圖3為本發明實施例提供的第一種深能級快速離化導通器件示意圖，其具體包括N型半導體基片1，N型半導體基片1的正面為P型擴散區2，P型擴散區2上分布陰極P+區5、陰極N+區4和P+保護環3，在陰極P+區5、陰極N+區4和P+保護環3上覆蓋陰極金屬電極6；N型半導體基片1的背面分布陽極P+區8、陽極N+區9和N+保護環7，在陽極P+區8、陽極N+區9和N+保護環7之上覆蓋陽極金屬電極10。本發明所述的器件具有很高的工作電壓、工作電流，深能級陷阱將快速釋放出離化電子，電流上升率高、導通速度快，能夠在亞納秒級的時間內開關上千安培的電流，具有較高的可靠性，可廣泛應用于高功率脈沖源系統中，在廢液廢氣處理、納米工程、生物醫療、大功率激光器、采礦勘探等領域將有廣泛的應用前景。

其中，N型半導體基片1為N型Si材料，電阻率為90Ω·cm，厚度為400-450μm，P型擴散區2深度為50-100μm。

其中，P型擴散區2上分布的陰極P⁺區5與陰極N⁺區4如圖3A，其中陰極P⁺區5深度為15±5μm，表面方塊電阻為5-10Ω/□；陰極N⁺區4深度為20±5μm，表面方塊電阻為0.1-0.5Ω/□；P⁺保護環3深度為15±5μm，表面方塊電阻為5-10Ω/□。

進一步地，N型半導體基片1背面分布的陽極P⁺區8與陽極N⁺區9如圖3B，其中陽極P⁺區8深度為15±5μm，表面方塊電阻為5-10Ω/□；陽極N⁺區9深度為20±5μm，表面方塊電阻為0.1-0.5Ω/□；N⁺保護環7深度為15±5μm，表面方塊電阻為5-10Ω/□。

進一步地，陽極金屬電極10和陰極金屬電極6均為金屬鉬電極。

進一步地，N型半導體基片1邊緣磨角終端11采用兩個角度，分別為5°±5°和25°±5°。

本發明器件為脈沖觸發，觸發簡單、工作電壓高于＞5KV、工作電流大于＞10KA、電流上升率高于＞100kA/μs、并以亞納秒級的速度迅速導通，非常適合應用于脈沖功率系統中。

實施例2

如圖1、圖2、圖4為本發明實施例提供的第二種深能級快速離化導通器件示意圖，本實施例中的結構與實施例1基本相同，不同之處在于實施例2中P型擴散區2上分布的陰極P⁺區5與陰極N⁺區4如圖4C，N型半導體基片1背面分布的陽極P⁺區8與陽極N⁺區9如圖4D。

實施例3

如圖1、圖2、圖5為本發明實施例提供的第三種深能級快速離化導通器件示意圖，本實施例中的結構與實施例1基本相同，不同之處在于實施例3中P型擴散區2上分布的陰極P⁺區5與陰極N⁺區4如圖5E，N型半導體基片1背面分布的陽極P⁺區8與陽極N⁺區9如圖5F。

實施例4

如圖1、圖2、圖6為本發明實施例提供的第四種深能級快速離化導通器件示意圖，本實施例中的結構與實施例1基本相同，不同之處在于實施例4中P型擴散區2上分布的陰極P⁺區5與陰極N⁺區4如圖6G，N型半導體基片1背面分布的陽極P⁺區8與陽極N⁺區9如圖6H。

本發明還提供了一種深能級快速離化導通器件的制造方法，該方法包括以下工藝流程：

(一)對N型半導體基片1進行清洗烘干處理，清洗步驟為：超聲清洗5-10min，在HCl+HNO₃的沸騰溶液中浸泡5-10min，在H₂O+H₂O₂+NH₄OH的沸騰溶液中浸泡5-10min，去離子水中浸泡沖洗5-10min，之后進行烘干處理。

(二)如圖7，正面進行P型高溫擴散摻雜，采用Al、B作為擴散源，熱擴散溫度為1100-1300℃，擴散時間為15-20h，擴散深度80-100μm，形成P型擴散區2。

(三)采用HF溶液進行濕法腐蝕，去除表面氧化層。

(四)固定基片摻雜面，將未摻雜一面進行拋光減薄處理，將N型半導體基片1減薄至厚度為400-450μm。

(五)如圖8，采用高溫濕氧氧化，氧化溫度為1100-1300℃，形成0.5-2μm的SiO₂氧化層12。在基片雙面旋涂光刻膠，通過光刻工藝和濕法工藝腐蝕SiO₂，去掉SiO2氧化層12，在N型半導體基片1表面制作圖形，在N型半導體基片1兩面形成擴散掩膜圖形。

(六)如圖9，采用磷源進行高溫擴散，預擴散時間為1-2h，溫度為1000-1200℃。采用HF溶液濕法腐蝕去除表面氧化層，之后采用硼源進行高溫擴散，熱擴散時間為15-20h，溫度為1100-1300℃，同時形成P⁺保護環3、陰極N⁺區4、陰極P⁺區5、N⁺保護環7、陽極P⁺區8、陽極N⁺區9。

(七)如圖10，通過分子束外延分別在基片兩面生長金屬鎳層13，厚度為在N₂氣氛中，600-700℃下退火15-20min，形成歐姆接觸電極。

(八)如圖11，將芯片按照設計尺寸進行切割劃片，采用鉛錫焊料14將芯片燒結在金屬鉬片上，形成陰極金屬電極6、陽極金屬電極10。

(九)如圖2，采用M14的SiC磨料對芯片邊緣進行磨角造型處理，形成5°±5°和25°±5°兩個角度的磨角終端11。在芯片邊緣均勻涂抹硅橡膠，將帶有硅橡膠的芯片在室溫下固化20h，之后在150-200℃下固化20h。

該制造方法只需進行一次正反面光刻，降低了工藝復雜性，簡化了工藝流程，工藝簡單，不需要復雜的工藝設備，易于實現；并且與現有硅工藝技術兼容，不會增加額外的成本。

以上對本發明提供的技術方案進行了詳細介紹，本發明中應用具體個例對本發明的實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發明，應當指出，對于本技術領域的技術人員來說，在不脫離本發明原理的前提下，還可對本發明進行若干改進，這些改進也落入本發明權利要求的保護范圍內。