靜態隨機存取記憶體陣列的制作方法

本揭示內容實施例是關于靜態隨機存取記憶體(SRAM)陣列布局，且更特定言之是關于具有改良位線架構的SRAM陣列布局。

背景技術：

因為追求更高裝置密度、更高性能、更低電力消耗及更低成本半導體工業已發展至納米技術制程節點，來自制造及設計問題兩者的挑戰已促成發展三維設計，諸如鰭式場效晶體管(fin field effect transistor；Fin FET)。在Fin FET裝置中，可使用額外側壁并抑制短通道效應。

另一候選設計為全包覆式柵極(gate-all-around；GAA)裝置。雖然Fin FET裝置具有不受柵極控制的鰭式底部部分，然在GAA裝置中，通道層的所有表面將受到柵極控制。GAA裝置，諸如GAA MOSFET(或MISFET)裝置，包括非常狹窄的圓柱形通道主體。特定言之，具有在垂直方向(亦即，垂直于基板)延伸的通道的垂直GAA裝置是有希望候選用于低電力SRAM應用的裝置。在本揭示內容中，提供使用具小面積單位單元(unit cell)的VGAA裝置的SRAM的新型布局結構及配置。

技術實現要素：

根據本揭示內容的一方面，靜態隨機存取記憶體(SRAM)陣列包括第一子陣列及第二子陣列，第一子陣列包括第一多個SRAM單元及第二子陣列包括第二多個SRAM單元。第一多個SRAM單元及第二SRAM單元排列于SRAM陣列的一個列中。第一多個SRAM單元及第二多個SRAM單元的每一者包括第一至第四源極主動區，通過這些源極主動區形成晶體管的源極。SRAM陣列的一個列包括由第一多個SRAM單元的第三源極主動區形成的第一位線；由第二多個SRAM單元的第三源極主動區形成且與第一位線間隔開的第二位線；以及由在第一多個SRAM單元及第二多個SRAM單元的第三源極主動區上延伸的金屬層形成的第三位線，且第三位線電性連接至第二位線但不連接至第一位線。

附圖說明

當結合隨附附圖閱讀時，自以下詳細描述將很好地理解本揭示內容。應強調，根據工業中的標準實務，各特征并非按比例繪制且僅出于說明的目的而使用。事實上，出于論述清晰的目的，可任意增加或減小各特征的尺寸。

圖1A及圖1B是根據本揭示內容的實施例的SRAM單元的示范性電路圖；

圖2是根據本揭示內容的實施例的垂直全包覆式柵極(VGAA)晶體管的示范性橫截面視圖；

圖3是根據本揭示內容的一實施例示意性圖示VGAA晶體管的垂直層排列的示范性橫截面視圖；

圖4是根據本揭示內容的另一實施例示意性圖示VGAA晶體管的另一垂直層排列的示范性橫截面視圖；

圖5是根據本揭示內容的一實施例的SRAM陣列的位線的示范性布局結構；

圖6圖示圖5所示的部分A的放大視圖；

圖7A是圖5所示的部分B的布局；

圖7B是圖7A所示的布局的示意圖；

圖8是圖7A所示的第二帶區的單位單元的布局；

圖9是第二帶區的單位單元的源極主動區及其間插入圖7A的第二帶區的單位單元的兩個SRAM單元的布局；

圖10A至圖10D是根據本揭示內容的實施例的SRAM單元的布局；

圖11圖示關于圖10D所示的實施例的第二金屬層等級的修改實施例；

圖12A及圖12B分別圖示關于圖10C及圖10D所示的實施例的第一及第二金屬層位準以及第一及第二通孔位準的修改實施例；

圖13A至圖16B是根據本揭示內容的各種實施例的SRAM陣列的位線的示例性布局結構；

圖17至圖19是根據本揭示內容的一些實施例的SRAM陣列中電力供應接線的示例性布局結構；

圖20A及圖20B是根據本揭示內容的另一實施例的SRAM陣列中電力供應接線的示例性布局結構；以及

圖21是根據本揭示內容的實施例的用于制造SRAM陣列的方法的流程圖。

具體實施方式

應理解，以下揭示內容提供許多不同實施例或實例，以便實施本揭示內容的不同特征。下文描述組件及排列的特定實施例或實例以簡化本揭示內容。當然，這些實例僅為示例且并不意欲為限制性。舉例而言，元件的尺寸并不受限于所揭示的范圍或值，但可取決于裝置的制程條件及/或所欲性質。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接觸形成第一特征及第二特征的實施例，且亦可包括可在第一特征與第二特征之間形成額外特征以使得第一特征及第二特征可不處于直接接觸的實施例。出于簡明性及清晰的目的，各種特征可以不同比例任意繪制。

進一步地，為了便于描述，本文可使用空間相對性術語(諸如“之下”、“下部”、“下方”、“上部”、“上方”及類似者)來描述諸圖中所圖示一個元件或特征與另一元件(或多個元件)或特征(或多個特征)的關系。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中裝置的不同定向。設備可經其他方式定向(旋轉90度或處于其他定向)且因此可同樣解讀本文所使用的空間相對性描述詞。此外，術語“由…組成(made of)”可意謂“包含(comprising)”或“包括(consisting of)”。

此外，本揭示內容所示的布局結構是設計布局且不一定示出制成半導體裝置的精確的實體結構。

縱觀整個揭示內容，指定源極主動區或源極區，以及漏極區是僅用以區別安置于各自晶體管通道的相對端的兩個重摻雜區。應理解，源極主動區或源極區，以及漏極主動區或漏極區可互換使用，而不會改變本揭示內容的工作原理。

圖1A及圖1B是根據本揭示內容的實施例的SRAM單元的示范性電路圖。

參考圖1A，SRAM單元包括兩個交叉耦接的反相器INV1及INV2。第一反相器INV1的輸出耦接至第二反相器INV2的輸入，及第二反相器INV2的輸出耦接至第一反相器INV1的輸入。SRAM進一步包括第一傳送閘(pass gate)晶體管PG1，耦接至第一反相器INV1的輸出及第二反相器INV2的輸入；以及第二傳送閘晶體管PG2，耦接至第二反相器INV2的輸出及第一反相器INV1的輸入。第一傳送閘晶體管PG1及第二傳送閘晶體管PG2的柵極耦接至字線WL，第一傳送閘晶體管PG1的源極區耦接至位線BL，以及第二傳送閘晶體管PG2的源極區耦接至互補位線BLB，互補位線BLB是位線BL的互補。

參考圖1B，第一反相器INV1包括第一上拉晶體管PU1及第一下拉晶體管PD1。第二反相器INV2包括第二上拉晶體管PU2及第二下拉晶體管PD2。第一下拉晶體管PD1、第二下拉晶體管PD2以及第一傳送閘晶體管PG1被安置于第一P型井PW1內，第二傳送閘晶體管PG2被于安置第二P型井PW2內，以及第一上拉晶體管PU1及第二上拉晶體管PU2被安置于N型井NW內。上拉晶體管是源極/漏極連接至第一電壓電位的P型晶體管，而下拉晶體管是源極/漏極連接至第二功率電壓電位的N型晶體管，第二功率電壓電位低于第一電壓電位。舉例而言，第一上拉晶體管PU1及第二上拉晶體管PU2的源極區連接至電力供應電路(未圖示)提供的電壓電位Vdd，及第一下拉晶體管PD1及第二下拉晶體管PD2的源極區連接至另一電壓電位Vss，電壓電位Vss低于電力供應電路提供的Vdd。第一上拉晶體管PU1、第一下拉晶體管PD1及第一傳送閘晶體管PG1的漏極區與第二上拉晶體管PU2及第二下拉晶體管PD2的柵極是由數據儲存節點DP1連接。第二上拉晶體管PU2、第二下拉晶體管PD2及第二傳送閘晶體管PG2的漏極區與第一上拉晶體管PU1及第一下拉晶體管PD1的柵極是由互補的數據儲存節點DP2連接。這些特征參閱隨后描述的圖10B而更顯而易見。

盡管如圖1A及圖1B所示，第一傳送閘晶體管PG1及第二傳送閘晶體管PG2是N型晶體管，但本揭示內容并不受限于此。根據另一實施例，第一傳送閘晶體管PG1及第二傳送閘晶體管PG2可為P型晶體管。

圖2是根據本揭示內容的實施例的VGAA晶體管的示范性橫截面視圖。圖2所示的晶體管可用以實施圖1A及圖1B所示的SRAM單元。

參見圖2，基板(例如，硅基板)10上形成N型晶體管及P型晶體管。基板10內形成P型井10N及N型井10P。P型井10N及N型井10P內分別形成N型源極主動區15N及P型源極主動區15P。組成晶體管源極區的源極主動區指代重摻雜有在基板中井的頂部分形成的雜質的擴散區，且由諸如淺溝槽隔離(shallow trench isolation；STI)的絕緣層環繞。STI具有比源極主動區深但比形成源極主動區的井淺的溝槽深度。鄰接的多個源極主動區通過插入其間的STI分離。舉例而言，如圖2所示，N型裝置區域與P型裝置區域由STI 20分離，其中N型裝置區域包括P型井10N及N型源極主動區15N，且P型裝置區域包括N型井10P及P型源極主動區15P。在一些實施例中，硅化物層30N及硅化物層30P分別形成于且相接于源極主動區15N及源極主動區15P，只是硅化物層30N及硅化物層30P的部分被移除以便形成N型晶體管及P型晶體管。N型源極主動區15N與其上形成的硅化物層30N的組合物，以及P型源極主動區15P與其上形成的硅化物層30P的組合物被稱為N型晶體管及P型晶體管的底部板材。根據一些實施例，或可在源極主動區上形成鍺化物層(而不是硅化物層)，以實施包括源極主動區及鍺化物層的底部板材。盡管圖2中未圖示，但可在相同源極主動區內形成具相同類型的二或更多個晶體管。這些特征參考隨后描述的圖7A而顯而易見。

N型晶體管的N型源極主動區15N可包括磊晶生長材料。磊晶生長材料可為以下一或更多個層：SiP、SiC、SiPC、Si、Ge或III-V族材料，或者任何其他適當材料。P型晶體管的P型主動區15P可包括磊晶生長材料。磊晶生長材料可為以下一或更多個層：Si、SiGe、Ge、SiP、SiC或III-V族材料，或者任何其他適當材料。

如圖2所示，通道層110N及110P在垂直方向(基板10的法線方向)延伸且載流子(電子或空穴)在通道層110N及110P內沿著垂直方向行進。通道層的形狀是以納米(nm)尺度計的具有實質均勻直徑的金屬線。在一些實施例中納米線的直徑是在5nm至約50nm的范圍內，或在其他實施例中是在約10nm至約30nm的范圍內。在一晶體管中納米線的數目為一或更多個。根據其他實施例，盡管圖2中未圖示，通道層的形狀可為以納米尺度計的具有實質矩形形狀的條形，矩形形狀包括一對長邊及一對短邊與基板10的主表面平面平行。在一些實施例中納米條的長邊是在約10nm至約60nm的范圍內，或在其他實施例中是在約20nm至約40nm的范圍內，及在一些實施例中短邊是在約5nm至約50nm的范圍內，或在其他實施例中是在約10nm至約30nm的范圍內。當具有納米條通道的晶體管用于圖1B所示的SRAM單元中時，第一下拉晶體管PD1及第二下拉晶體管PD2的納米條的短邊寬度比第一上拉晶體管PU1及第二上拉晶體管PU2的納米條的短邊寬度寬(例如)約20％，及/或第一傳送閘晶體管PG1及第二傳送閘晶體管PG2的納米條的短邊寬度比第一上拉晶體管PU1及第二上拉晶體管PU2的納米條的短邊寬度寬(例如)約20％。

形成納米線及納米條的材料為含適當摻雜劑的Si、Ge、SiGe、SiC、SiP、SiPC或SiGeB或III-V族材料，或任何其他適當材料。III-V族材料可為以下一或更多個：InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN及AlPN，或任何其他適當材料。

參見圖2，N型晶體管進一步包括源極/漏極輕摻雜漏極(lightly doped drain，LDD)區115N，及漏極區(頂部板材)40N。柵極介電層120N環繞通道層110N，柵極層130N進一步環繞柵極介電層120N。

類似地，P型晶體管進一步包括源極/漏極LDD區115P，及漏極區(頂部板材)40P。柵極介電層120P環繞通道層110P，柵極層130P進一步環繞柵極介電層120P。

N型晶體管的源極區或源極主動區及漏極區可包括一或更多個諸如P、As、Sb、N或C，或任何其他適當元素的摻雜劑。P型晶體管的源極區或源極主動區及漏極區可包括一或更多個諸如B、In、N或C，或任何其他適當元素的摻雜劑。

根據一些實施例，盡管圖2未圖示，N型晶體管及P型晶體管可進一步包括Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu、Al或其組合物，或漏極區40N及40P上形成的任何其他材料的一或更多個層，以及漏極區40N及40P以形成頂部板材。

漏極區40N經由板材接觸50N及第一通孔70N連接至第一金屬線80N。經由硅化物層30N及第二通孔75N提供接觸條60N以連接N型源極主動區15N，第二通孔75N進一步連接至第二金屬線85N。漏極區40P經由板材接觸50P及第一通孔70P連接至第一金屬線80P。經由硅化物層30P及第二通孔75P提供接觸條60P以連接P型源極主動區15P，第二通孔75P進一步連接至第二金屬線85P。板材接觸50N及50P是由以下一或更多個層組成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或任何其他適當金屬，或其組合。通孔70N、70P、75N及75P及金屬線80N、80P、85N及85P是由以下一或更多個層組成：Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta，或任何其他適當金屬，或其組合。

柵極層材料可為多晶硅、含硅化物的多晶硅、Al、Cu、W、Ti、Ta、TiN、TaN、TiW、WN、TiAl、TiAlN、TaC、TaCN及TiSiN，或任何其他適當材料。

在某些實施例中，柵極介電層包括一或更多個介電材料層，諸如，氧化硅、氮化硅，或高K值介電材料，其他適當介電材料，及/或其組合物。高K值介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金，其他適當高K值介電材料，及/或其組合物。

在一些實施例中，可在柵極介電層與柵極層之間插入一或更多個功函數調整層(未圖示)。功函數調整層可由導電材料組成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC，或任何其他適當材料的單層，或二或更多個這些材料的多層。

如上文所述，圖2中所示的N型晶體管及P型晶體管的通道層110N及通道層110P垂直形成于基板10上，且由柵極層130N及130P環繞。因此，這些用于實施圖1B的SRAM單元的晶體管為垂直的全包覆式柵極(vertical gate-all-around,VGAA)晶體管。

圖3是根據一個實施例示意性圖示VGAA晶體管的垂直層排列的示范性橫截面視圖，其中僅需要兩個金屬層。圖4是根據另一個實施例示意性圖示VGAA晶體管的另一垂直層排列的示范性橫截面視圖，其中實施三個金屬層。在以下描述中，通過相同元件符號表示與參考圖2描述的實施例中的組件相同的組件，且將省略多余的描述。

參考圖3及圖4，在基板位準中，安置基板10及井10N及10P。在核心位準中，安置源極主動區15N及15P、硅化物層30N及30P、通道層110N及110P、柵極層130N(130P)、漏極區(頂部板材)40N及40P、板材接觸50N，以及接觸條60N。核心位準亦包括柵接觸140。此外，在核心位準內安置包括柵接觸145及本端連接層150的本端連接結構。在第一通孔位準中，安置第一通孔70N。在第一金屬層位準中，安置第一金屬線80N。在第二通孔位準中，安置第二通孔90。在第二金屬層位準中，安置第二金屬線100。

如圖4所示，為實施VGAA晶體管的垂直層排列中的第三金屬層位準，在第三通孔位準中，安置第三通孔95。在第三金屬層位準中，安置第三金屬線105。

可修改前述VGAA晶體管及其垂直層排列以實施SRAM單元，其中圖1A及圖1B圖示SRAM單元的電路圖。如下文所述，其他特征將更顯而易見。

圖5是根據本揭示內容的一實施例的SRAM陣列的位線的示范性布局結構，其中可使用前述VGAA晶體管及VGAA晶體管的垂直層排列。圖6圖示圖5中所示的部分A的放大圖。

如圖5所示，SRAM陣列包括Y(列)方向中排列的第一子陣列SA及第二子陣列SB。第一子陣列SA及第二子陣列SB的每一者包括X(行)方向及Y(列)方向中排列的多個SRAM單元。SRAM陣列進一步包括第一帶區STR1、第二帶區STR2以及第三帶區STR3。在第一帶區STR1與第二帶區STR2之間排列第一子陣列SA。在Y(列)方向中第二帶區STR2與第三帶區STR3之間排列第二子陣列SB。換言之，在Y(列)方向中依序排列第一帶區STR1、第一子陣列SA、第二帶區STR2、第二子陣列SB及第三帶區STR3。子陣列的數目并不限于兩個。SRAM陣列可被分成三、四或更多個子陣列。在本揭示內容中，帶區是子陣列之間或位于子陣列末端的區域，在此區域中垂直連接以不同位準形成的一些導電線(例如，源極主動區及硅化物層(底部板材)，及金屬層)。這些特征參考隨后待描述的圖7A及圖7B而更顯而易見。

在每一子陣列中，SRAM單元的數目為4至256個。然而，本揭示內容并不受限于此。以圖5圖示的在X(行)方向中排列的第一至第八列CL1至CL8為例，然而本揭示內容并不受限于此。

SRAM陣列的每一列包括多個SRAM單元。根據一實施例，隨后將參考圖10A及10B圖講解SRAM單元的布局。SRAM單元的電路圖可與圖1A及圖1B所示的電路圖相同。

現參考圖6，SRAM陣列的第一列CL1包括形成于第一子陣列SA之上的第一位線BL1及第一互補位線BLB1，以及形成于第二子陣列SB之上的第二位線BL2及第二互補位線BLB2。第一位線BL1及第一互補位線BLB1通過第一列CL1中第一子陣列SA的所有SRAM單元的第一及第二傳送閘晶體管的源極主動區或底部板材形成。因此，第一位線BL1及第一互補位線BLB1分別電性連接至第一列CL1中第一子陣列SA的所有SRAM單元的第一及第二傳送閘晶體管的源極區。第二位線BL2及第二互補位線BLB2通過第一列CL1中第二子陣列SB的所有SRAM單元的第一及第二傳送閘晶體管的源極主動區或底部板材形成，第二位線BL2及第二互補位線BLB2沿著第一列CL1延伸。因此，第二位線BL2及第二互補位線BLB2分別電性連接至第一列CL1中第二子陣列SB的所有SRAM單元的第一及第二傳送閘晶體管的源極區。第一位線BL1及第二位線BL2以及第一互補位線BLB1及第二互補位線BLB2的每一者是由一連續源極主動區形成。參考圖7A及圖8至圖10D，關于第一位線BL1、第二位線BL2、第一互補位線BLB1、第二互補位線BLB2，以及SRAM單元的第一及第二傳送閘晶體管的源極主動區的關系將會更顯而易見。

參考圖6，第一列CL1進一步包括第三位線BL3及第三互補位線BLB3。在本實施例中，第三位線BL3及第三互補位線BLB3形成于相同金屬層中。經由第二子陣列SB的末端處形成的連接構件CN將第二位線BL2及第二互補位線BLB2分別電性連接至第三位線BL3及第三互補位線BLB3。第一位線BL1與第三位線BL3彼此電性隔離，以及第一互補位線BLB1與第三互補位線BLB3彼此電性隔離。這些特征參考圖7A及圖8至圖10D而更顯而易見。

仍參考圖6，經由第一列CL1的邊緣處形成的連接構件CN將第一位線BL1及第一互補位線BLB1分別電性連接至第四位線BL4及第四互補位線BLB4。第四位線BL4及第四互補位線BLB4可形成于與第三位線BL3及第三互補位線BLB3相同的金屬層中。

第一列CL1的多工器MUX的第一輸入端子IN1至第四輸入端子IN4分別地通過第四位線BL4電性連接至第一位線BL1，通過第四互補位線BLB4電性連接至第一互補位線BLB1，通過第三位線BL3電性連接至第二位線BL2，以及通過第三互補位線BLB3電性連接至第二互補位線BLB2。因此，自第一位線BL1及第一互補位線BLB1的一者以及自第二位線BL2及第二互補位線BLB2的一者傳送的數據根據施加至多工器MUX的選擇信號S在多工器MUX的輸出端子Out1及Out2處選擇性輸出。可通過SRAM陣列的感測放大器讀出及放大與各自SRAM單元儲存的數據對應的輸出數據。

盡管圖6未圖示，以與圖6所示的位線及其位線連線相似的方式形成電力供應接線及其連線。這些特征參考隨后描述的圖17而更顯而易見。

圖7A是圖5所示的部分B的布局，及圖7B是圖7A所示的布局的示意圖。圖8是圖7A所示的第二帶區STR2的單位單元的布局。圖9是第二帶區的單位單元的源極主動區及其間插入第二帶區的單位單元的兩個SRAM單元的布局。圖10A至圖10D是根據圖5所示的SRAM陣列使用的本揭示內容的實施例的SRAM單元的布局。

參考圖5、圖7A及圖7B，區域B包括八個SRAM單元及第二帶區STR2的兩個帶單位單元，其中八個SRAM單元包括第一子陣列SA的SRAM單元SA11、SA21、SA12及SA22以及第二子陣列SB的SRAM單元SB11、SB21、SB12及SB22。

如圖7A及圖7B所示，第一列CL1包括Y(列)方向中依序排列的SRAM單元SA12、SA11、SB11及SB12以及插入于SRAM單元SA11與SB11之間第二帶區STR2的一個單位單元。第二列CL2包括Y(列)方向中依序排列的SA22、SA21、SB21及SB22以及插入于SRAM單元SA21與SB21之間第二帶區STR2的另一個單位單元。相對于第一列CL1及第二列CL2的邊界對稱排列第一列CL1的任一SRAM單元及第二列CL2的任一SRAM單元。相對于行的邊界對稱安置彼此緊鄰的兩行的任一SRAM單元。應理解，所有SRAM單元可具相同布局，盡管每一單元的定向不同于彼此緊鄰的單元的定向。

如上所述，源極主動區是由含重摻雜雜質的半導體材料(諸如Si基材料或Ge基材料)組成，以形成晶體管源極區。盡管并未包含于圖7A及圖9至圖10D所示的布局中，類似于參考圖2至圖4的上述的源極主動區15N及15P上形成的硅化物層30N及30P，可在每一源極主動區上形成硅化物層或鍺化物層，以形成底部板材，從而改良其電導率。硅化物層或鍺化物層可包括以下一或更多個：Ti、Co、Ni、Mo或Pt或任何其他適當元素。因此，包括源極主動區及形成于其上的硅化物層或鍺化物層的底部板材具有大于源極主動區的電導率。應理解，硅化物層或鍺化物層相接于其上形成硅化物層或鍺化物層的各個源極主動區，只是移除硅化物層或鍺化物層的部分或多個部分以便形成一或更多個晶體管。在此情況下，每當連續形成鄰接SRAM單元的源極主動區，則會連續形成相應的硅化物層或鍺化物層。

參考圖7A、圖7B及圖9，一個SRAM單元的第一源極主動區OD1至第四源極主動區OD4，以及與此一個SRAM單元的相同的子陣列中相同列的另一個SRAM單元中的第一源極主動區OD1至第四源極主動區OD4是分別由相同連續源極主動區組成。

現參考圖6、圖7A，以及圖8至圖10D，在相同第一列CL1中，形成SRAM單元SA11及SA12(參見圖7A)的第一上拉晶體管PU1及第二上拉晶體管PU2的所有源極區的第一子陣列SA的SRAM單元SA11及SA12(參見圖7A)的第一源極主動區OD1(參見圖9及圖10A)，形成SRAM單元SB11及SB12(參見圖7A)的第一上拉晶體管PU1及第二上拉晶體管PU2的所有源極區的第二子陣列SB的SRAM單元SB11及SB12(參見圖7A)的第一源極主動區OD1(參見圖9及圖10A)，以及第二帶區STR2的單位單元的源極主動區OD5(參見圖8及圖9)，形成作為下方第一電力供應接線VDD1(參見圖7A及圖8)的單一連續源極主動區。在第二帶區STR2的單位單元中，經由接觸條CB(參見圖8)及接觸條CB(參見圖8)上形成的第一通孔CH(參見圖8)將下方第一電力供應接線VDD1(參見圖7A及圖8)電性連接至上方第一電力供應接線VDD2(參見圖7A及圖8)。應理解，此連續源極主動區亦延伸至相同第一列CL1中的其他SRAM單元。

在相同第一列CL1中，形成SRAM單元SA11及SA12(參見圖7A)的第一下拉晶體管PD1及第二下拉晶體管PD2的所有源極區的第一子陣列SA的SRAM單元SA11及SA12(參見圖7A)的第二源極主動區OD2(參見圖9及圖10A)，形成SRAM單元SB11及SB12(參見圖7A)的第一下拉晶體管PD1及第二下拉晶體管PD2的所有源極區的第二子陣列SB的SRAM單元SB11及SB12(參見圖7A)的第二源極主動區OD2(參見圖9及圖10A)，以及第二帶區STR2的單位單元的源極主動區OD6(參見圖8及圖9)，形成作為下方第二電力供應接線VSS1(參見圖7A及圖8)的單一連續源極主動區。經由帶區STR2的單位單元中的接觸條CB(參見圖8)及接觸條CB(參見圖8)上形成的第一位準通孔CH(參見圖8)將下方第二電力供應接線VSS1(參見圖7A及圖8)電性連接至上方第二電力供應接線VSS2(參見圖7A及圖8)，第二電力供應接線VSS2由與上方第一電力供應接線VDD2(參見圖7A及圖8)相同的金屬層組成。應理解，此連續源極主動區亦延伸至相同第一列CL1中的其他SRAM單元。

參考隨后描述的圖17，下方第一電力供應接線VDD1及下方第二電力供應接線VSS1的配置是更顯而易見。

在相同第一列CL1中，形成SRAM單元SA11及SA12(參見圖7A)的第二傳送閘晶體管PG2(參見圖10A及圖10B)的所有源極區的第一子陣行SA的SRAM單元SA11及SA12(參見圖7A)的第四源極主動區OD4(參見圖9及圖10A)是由作為第一互補位線BLB1(圖7A及圖9)的單一連續源極主動區組成，同時形成SRAM單元SB11及SB12(參見圖7A)的第二傳送閘晶體管PG2(參見圖10A及圖10B)的所有源極區的第二子陣列SB的SRAM單元SB11及SB12(參見圖7A)的第四源極主動區OD4(參見圖9及圖10A)，以及第二帶區STR2的單位單元的源極主動區OD8(參見圖8及圖9)，是由作為第二互補位線BLB2(參見圖7A及圖9)的另一不同單一連續源極主動區組成。經由第二帶區STR2的單位單元中的接觸條CB(參見圖8)及接觸條CB(參見圖8)上形成的第一位準通孔CH(參見圖8)將第二互補位線BLB2電性連接至第一子陣列SA及第二子陣列SB上方延伸的第三互補位線BLB3(參見圖7A及圖8)。在與上方第一電力供應接線VDD2(參見圖7A及圖8)相同的金屬層中形成第三互補位線BLB3(參見圖7A及圖8)。第一互補位線BLB1(參見圖7A及圖9)與第二互補位線BLB2(參見圖7A及圖9)及第三互補位線BLB3(參見圖7A及圖8)電性隔離。

在相同第一列CL1中，形成SRAM單元SA11及SA12(參見圖7A)的第一傳送閘晶體管PG1的所有源極區的第一子陣列SA的SRAM單元SA11及SA12(參見圖7A)的第三源極主動區OD3(參見圖9及圖10A)是由作為第一位線BL1的單一連續源極主動區組成，同時形成SRAM單元SB11及SB12(參見圖7A)的第一傳送閘晶體管PG1(參見圖10A及圖10B)的所有源極區的第二子陣列SB的SRAM單元SB11及SB12(參見圖7A)的第三源極主動區OD3(參見圖9及圖10A)，以及第二帶區STR2的單位單元的源極主動區OD7(參見圖8及圖9)，是由作為第二位線BL2(參見圖7A及圖9)的另一不同單一連續源極主動區組成。經由第二帶區STR2的單位單元中的接觸條CB(參見圖8)及接觸條CB(參見圖8)上形成的第一位準通孔CH(參見圖8)將第二位線BL2電性連接至第一子陣列SA及第二子陣列SB上方延伸的第三位線BL3(參見圖7A及圖9)。第三位線BL3(參見圖7A及圖9)是由與上方第一電力供應接線VDD2(參見圖7A及圖8)相同的金屬層組成。第一位線BL1(參見圖7A)與第二位線BL2及第三位線BLB3電性隔離。

在源極主動區OD5至OD8(參見圖8及圖9)上形成接觸條CB，及在接觸條CB(參見圖8)上形成第一位準通孔CH(參見圖8)，以及在源極主動區OD5至OD8(參見圖8及圖9)與第一金屬層之間形成接觸條CB(參見圖8)及第一位準通孔CH(參見圖8)，第一金屬層形成上方第一電力供應接線VDD2(參見圖7A及圖8)、上方第二電力供應接線VSS2(參見圖7A及圖8)、第三互補位線BLB3(參見圖7A及圖8)，及第三位線BL3(參見圖7A及圖8)。接觸條CB(參見圖8)及第一位準通孔CH(參見圖8)可相對應于前述參考圖3及圖4的核心位準及第一通孔位準。

如上所述，第二帶區STR2包括源極主動區OD5及OD6(參見圖8及圖9)，源極主動區OD5及OD6分別為下方第一電力供應接線VDD1及下方第二電力供應接線VSS1(參見圖7A及圖8)的部分。在第一及第二子陣列中的第一列CL1的SRAM單元中將源極主動區OD5(參見圖8及圖9)連接至第一源極主動區OD1(參見圖9及圖10A)，以及在第一及第二子陣列中的第一列CL1的SRAM單元中將源極主動區OD6(參見圖8及圖9)連接至第二源極主動區OD2(參見圖9及圖10A)。

另一方面，連接至第一列CL1中的SRAM單元的第三源極主動區OD3(參見圖9及圖10A)及第四源極主動區OD4(參見圖9及圖10A)的第二帶區STR2的源極主動區OD7及OD8(參見圖8及圖9)在Y(列)方向中具有比第三源極主動區OD3(參見圖9及圖10A)及第四源極主動區OD4(參見圖9及圖10A)短的長度。因此，僅第一子陣列或第二子陣列的第三源極主動區OD3(參見圖9及圖10A)的一者連接至帶區中的源極主動區OD7(參見圖8及圖9)。源極主動區OD7(參見圖8及圖9)僅連接至第二子陣行SB中SRAM單元的第三源極主動區OD3。類似地，源極主動區OD8(參見圖8及圖9)僅連接至第二子陣列SB中SRAM單元的第四源極主動區OD4(參見圖9及圖10A)。因此，第一子陣列SA1中的第一位線BL1(參見圖7A及圖9)及第二子陣列SA2中的第二位線BL2(參見圖7A及圖9)在第二帶區STR2中是實體分離。類似地，第一子陣列SA中的第一互補位線BLB1(參見圖7A及圖9)及第二子陣列SB中的第二互補位線BLB2(參見圖7A及圖9)在第二帶區STR2中是實體分離。另一方面，第三位線BL3(參見圖7A及圖8)、第三互補位線BLB3(參見圖7A及圖8)，以及上方第一電力供應接線VDD2及上方第二電力供應接線VSS2(參見圖7A及圖8)在第二帶區STR2上延伸。

參考圖9，STI界定單一連續源極主動區的邊界。因此，在Y(列)方向或X(行)方向中，任何鄰接源極主動區由插入其間的STI分離。源極主動區OD5至OD8分別為第二子陣列SB的SRAM單元的第一源極主動區OD1至第四源極主動區OD4的擴充，且因此，源極主動區OD5至OD8分別具有與第二子陣列SB的SRAM單元的第一源極主動區OD1至第四源極主動區OD4相同的性質及材料。

如上所述，一個SRAM單元的第三源極主動區OD3在列方向中連接至相同子陣列的鄰接SRAM單元的第三源極主動區OD3，從而形成下方位線。連接第一子陣列SA中所有的第三源極主動區OD3，從而形成第一位線BL1。類似地，一個SRAM單元的第四源極主動區OD4在列方向中連接至相同子陣列的鄰接SRAM的第四源極主動區OD4，從而形成下方互補位線。連接第一子陣列SA1中所有第四源極主動區OD4，從而形成第一互補位線BLB1。

第二位線BL2與第一位線BL1在第二帶區STR2處實體分離，及第二互補位線BLB2亦與第一互補位線BLB1在第二帶區STR2處實體分離。第三位線BL3及第三互補位線BLB3在第一子陣列SA、第二子陣列SB，以及第一至第三帶區STR1、STR2及STR3上延伸。

連接構件CN由安置于源極主動區上的接觸條及安置于接觸條上第一通孔位準的通孔形成。第二位線BL2及第二互補位線BLB2通過連接構件CN連接至第二帶區STR2及第三帶區STR3處的第三位線BL3及第三互補位線BLB3。

在本實施例中，第三位線BL3及第三互補位線BLB3是由位于第一金屬層位準中的金屬層形成。這些特征將參考圖10C及圖10D而更顯而易見。然而，本揭示內容并不受限于此。根據其他實施例，第三位線BL3及第三互補位線BLB3可由位于第一金屬層位準上的上方金屬層(例如，第二或第三金屬層位準)形成。舉例而言，如稍后將描述的圖13A及圖13B所示，第三位線BL3及第三互補位線BLB3是由第一金屬層上的第二金屬層形成。

回顧圖6，SRAM陣列的第一列CL1可進一步包括第四位線BL4及第四互補位線BLB4。第四位線BL4及第四互補位線BLB4由位于SRAM單元的第三及第四源極主動區的金屬層形成。在本實施例中，第四位線BL4及第四互補位線BLB4形成于與第三位線BL3及第三互補位線BLB3相同的金屬層中。第四位線BL4及第四互補位線BLB4在第一帶區STR1上延伸且通過連接構件CN連接至第一帶區STR1處的第一位線BL1及第一互補位線BLB1。在本實施例中，第四位線BL4及第四互補位線BLB4不在第一及第二子陣列上延伸。第四位線BL4及第四互補位線BLB4與第一帶單元STR1的單位單元的各自源極主動區的連接可指代第三位線BL3及第三互補位線BLB3與第二帶區STR2的各自源極主動區的連接。此外，類似于圖8中所示的第二帶區STR2中形成的連接構件，通過第一帶區STR1中形成的連接構件CN，將下方第一電力供應接線VDD1及下方第二電力供應接線VSS1分別連接至上方第一電力供應接線VDD2及上方第二電力供應接線VSS2。為避免冗余，此處將省略重疊描述。

根據一實施例，在第二子陣列SB中，第二位線BL2與第三位線BL3之間不存在形成電性路徑的實體連接，且第二互補位線BLB2與第三互補位線BLB3之間不存在形成電性路徑的實體連接。換言之，第二位線BL2與第三位線BL3僅連接于第二帶區STR2及第三帶區STR3中，且第二互補位線BLB2與第三互補位線BLB3僅連接于第二帶區STR2及第三帶區STR3中。

此外，在第一子陣列SA及第一帶區STR1及第二帶區STR2中，第一位線BL1與第三位線BL3之間不存在形成電性路徑的實體連接，且第一互補位線BLB1與第三互補位線BLB3之間不存在形成電性路徑的實體連接。

盡管圖7A及圖8未圖示，第三帶區STR3中形成的用以將第二位線BL2連接至第三位線BL3，用以將第二互補位線BLB2連接至第三互補位線BLB3，用以將下方第一電力供應接線VDD1連接至上方第一電力供應接線VDD2，以及用以將下方第二電力供應接線VSS1連接至上方第二電力供應接線VSS2的連接構件CN可以與第二帶區STR2中形成的連接構件CN類似的方式形成。因此，為避免冗余，此處將省略重疊描述。

在本實施例中，比第二子陣列更靠近感測放大器的第一子陣列中的位線及互補位線可由相連接的源極主動區(連續源極主動區)形成，且第二子陣列中的位線及互補位線由相連接源極主動區及由第一金屬層位準中安置的金屬層形成。使用此結構，可能降低第二子陣列中位線的總電阻且降低位線耦合電容，從而提高SRAM陣列的運算速度。此外，通過降低歸因于至少加倍的Ion/Ioff比率的差速改良感測放大器的運算余量是可能的。此外，通過使用VGAA晶體管，可減少SRAM陣列的面積。

現參考圖示SRAM單元SB11的布局作為一個實例的圖10A及圖10D，形成第一下拉晶體管PD1及第二下拉晶體管PD2的源極區的第二源極主動區OD2以及形成第一傳送閘晶體管PG1的源極區的第三源極主動區OD3是在第一P型井PW1中形成。形成第二傳送閘晶體管PG2的源極區的第四源極主動區OD4是在第二P型井PW2中形成。形成第一上拉晶體管PU1及第二上拉晶體管PU2的源極區的第一源極主動區OD1是在第一P型井PW1及第二P型井PW2之間插入的N型井NW中形成。盡管附圖中未附圖，但第一及第二P型井以及N型井在Y(列)方向中延伸至與SRAM單元SB11相同列中排列的帶區的整個區域。SRAM單元SB11的電路圖相對應于圖1A及圖1B圖示的電路圖。為避免冗余，此處省略SRAM單元SB11的電路圖的描述。

圖10A中，源極主動區的寬度(沿著X方向)是彼此相等。然而，源極主動區的寬度可不一定相同。在一些實施例中，第一源極主動區OD1及第二源極主動區OD2的寬度可小于第三源極主動區OD3及第四源極主動區OD4的寬度，且在其他實施例中第一源極主動區OD1及第二源極主動區OD2的寬度可大于第三源極主動區OD3及第四源極主動區OD4的寬度。然在其他實施例中，第一源極主動區OD1至第四源極主動區OD4的寬度可不同。

仍參考圖10A，SRAM包括四個柵極層。第一柵極層GA1連接第一上拉晶體管PU1及第二下拉晶體管PD1的柵極。第二柵極層GA2連接第二上拉晶體管PU2及第二下拉晶體管PD2的柵極。第三柵極層GA3耦接至第一傳送閘晶體管PG1的柵極且連接至圖10D中所示的字線WL。第四柵極層GA4耦接至第二傳送閘晶體管PG2的柵極且亦連接至字線WL。如圖10A所示，第一柵極層GA1至第四柵極層GA4在X方向中延伸。

如圖10B所示，源極主動區及柵極層上SRAM單元SB11中一些層/元件的示例性布局結構及配置，SRAM單元SB11進一步包括耦接至第一上拉晶體管PU1、第一下拉晶體管PD1及第一傳送閘晶體管PG1的漏極區的第一頂部板材層TP1，以及耦接至第二上拉晶體管PU2、第二下拉晶體管PD2及第二傳送閘晶體管PG2的漏極區的第二頂部板材層TP2。第一頂部板材層TP1及第二頂部板材層TP2的每一者可具有平面平行于基板的主表面的矩形形狀，SRAM單元SB11形成于基板上。第一頂部板材層TP1及第二頂部板材層TP2的每一者是由重摻雜半導體層組成且可進一步包括形成于重摻雜半導體層上的以下一或更多個層：Si、Ti基硅化物、Co基硅化物、Ni基硅化物、Pt基硅化物、TiN、TaN、W、Cu或Al，或任何其他適當材料。

SRAM單元SB11進一步包括電性連接第二柵極層GA2與第一頂部板材層TP1的第一本端連接結構，以及電性連接第一柵極層GA1與第二頂部板材層TP2的第二本端連接結構。第一本端連接結構包括安置于第二柵極層GA2上的第一本端連接接觸LCC1以及連接第一本端連接接觸LCC1與第一頂部板材層TP1的第一本端連接層LC1。第二本端連接結構包括安置于第一柵極層GA1上的第二本端連接接觸LCC2以及連接第二本端連接接觸LCC2與第二頂部板材層TP2的第二本端連接層LC2。參考各個柵極層及頂部板材層第一及第二本端連接結構的垂直配置可指代前述包括圖2中所示的柵極接觸145及本端連接層150的本端連接結構。第一及第二本端連接結構的結構可不受限于LCC1及LC1或LCC2及LC2的組合。第一及第二本端連接結構的結構可包括至頂部板材的接觸或安置于頂部板材上的層(多層)中的一或更多個導電元件。

圖10B亦圖示第三柵極層GA3上安置的第一柵極接觸GC1以及第四柵極層GA4上安置的第二柵極接觸GC2。柵極接觸GC1及GC2分別為自柵極層GA3及GA4至字線WL(將參考圖10D描述字線WL)的電性路徑的部分。

圖10C圖示第一通孔位準及第一金屬層位準中元件的布局結構及配置。第一金屬層位準包括第一電力供應接線VDD、第二電力供應接線VSS，位線BL及互補位線BLB。在SRAM單元SB11內，位線BL與第三源極主動區OD3間不存在形成電性路徑的實體連接，且互補位線BLB與第四源極主動區OD4間不存在形成電性路徑的實體連接。類似地，在SRAM單元SB11內，第一電力供應接線VDD與第一源極主動區OD1之間不存在形成電性路徑的實體連接，且第二電力供應接線VSS與第二源極主動區OD2之間不存在形成電性路徑的實體連接。

如圖10C所示，第一字線板材WLP1及第二字線板材WLP2亦安置于第一金屬層位準中。經由接觸WLC1第一字線板材WLP1安置于第一柵極接觸GC1上且連接至第一柵極接觸GC1，以及第二字線板材WLP2安置于第二柵極接觸GC2上且經由接觸WLC2連接至第二柵極接觸GC2。

圖10D圖示第二通孔位準及第二金屬層位準中元件的布局結構及配置。回顧圖3及圖4，第二通孔位準為第一金屬層位準上的位準，且第二金屬層位準為第二通孔位準上的位準。如圖10D所示，在第二金屬層位準中安置字線WL。分別經由第二通孔位準中安置的字線上方接觸WLUC1及WLUC2將字線WL連接至字線板材WLP1及字線板材WLP2。因此，第二金屬層位準中形成的字線WL電性連接至第一傳送閘晶體管PG1及第二傳送閘晶體管PG2的柵極。

圖11圖示關于圖10D中所示的實施例的第二金屬層位準的修改實施例。如圖11所示，根據一實施例，上方第一電力供應接線UVDD及上方第二電力接線UVSS亦可安置于第二金屬層位準中。經由第二通孔位準中安置的接觸VDDC將上方第一電力供應接線UVDD連接至第一電力供應接線VDD，以及經由第二通孔位準中安置的接觸VSSC將上方第二電力供應接線UVSS連接至第二電力供應接線VSS。在此情形下，上方第一電力供應接線UVDD及上方第二電力供應接線UVSS兩者皆平行于字線WL延伸。

圖12A及圖12B分別圖示關于圖10C及圖10D所示的實施例的第一及第二金屬層位準以及第一及第二通孔位準的修改實施例。在此修改實施例中，第一金屬層位準及第一通孔位準下方的層與圖10A及圖10B所示的層相同。在圖12A中，字線WL安置于第一金屬層位準中，且分別經由第一通孔位準中安置的字線接觸WLC1及WLC2連接至第一柵極接觸GC1及第二柵極接觸GC2。如圖12B所示，第二金屬層位準包括第一電力供應接線VDD、第二電力供應接線VSS、位線BL以及互補位線BLB。位線BL與第三源極主動區OD3之間不存在形成電性路徑的實體連接，以及互補位線BLB與第四源極主動區OD4之間不存在形成電性路徑的實體連接。類似地，第一電力供應接線VDD與第一源極主動區OD1之間不存在形成電性路徑的實體連接，以及第二電力供應接線VSS與第二源極主動區OD2之間不存在形成電性路徑的實體連接。

圖13A及圖13B是根據本揭示內容的另一實施例的SRAM陣列的位線的示例性布局結構。圖13A及圖13B中所示的布局結構及配置的一些特征可分別重疊圖5及圖6中所示的布局結構及配置的一些特征。將省略其重疊描述。

在本實施例中，如圖13A所示，SRAM陣列進一步包括第二子陣列SB中第四帶區STR4，從而將第二子陣列SB劃分成第一群組SB1及第二群組SB2。在SRAM陣列的每一列中，通過第四帶區STR4以及第二帶區STR2及第三帶區STR3處的連接構件CN，將第二位線BL2及第二互補位線BLB2分別連接至第三位線BL3及第三互補位線BLB3。使用此結構，可能進一步降低第二子陣列SB中位線的總電阻。

根據本實施例，第三位線BL3及第三互補位線BLB3是由第一金屬層位準中定位的金屬層形成。然而，本揭示內容并不受限于此。根據一實施例，第三位線BL3及第三互補位線BLB3是由第一金屬層位準上定位的上方金屬層(例如，第二或第三金屬層位準)形成。當第三位線BL3及第三互補位線BLB3是由第二金屬層位準中金屬層形成時，連接構件CN可由源極主動區上安置的接觸條、接觸條上安置的第一通孔位準中的第一通孔、第一通孔上安置的第一金屬層位準中的第一金屬層(襯墊金屬層)以及第一襯墊金屬層上安置的第二通孔位準中的第二通孔形成。

圖14A及圖14B是根據本揭示內容的一實施例SRAM陣列的位線的示例性布局結構。圖14A及圖14B所示的布局結構及配置的一些特征可分別重疊圖5及圖6所示的布局結構及配置的特征。將省略重疊描述。

在圖14A及圖14B中，不同于圖5及圖6，在第一子陣列SA以及第一帶區STR1及第二帶區STR2上延伸第四位線BL4及第四互補位線BLB4。如圖14B所示，在第一帶區STR1及第二帶區STR2處，通過連接構件CN將第四位線BL4及第四互補位線BLB4分別連接至第一位線BL1及第一互補位線BLB1。

在一實施例中第三位線BL3及第三互補位線BLB3是由定位于第一金屬層位準中的金屬層形成。然而，在其他實施例中第三位線BL3及第三互補位線BLB3是由定位于第一金屬層位準上的上方金屬層(例如，第二或第三金屬層位準)形成。當第三位線BL3及第三互補位線BLB3是由第二金屬層位準中的金屬層形成時，連接構件CN可由源極主動區上安置的接觸條、接觸條上安置的第一通孔位準的第一通孔、第一通孔上安置的第一金屬層位準中的第一金屬層(襯墊金屬層)以及第一襯墊金屬層上安置的第二通孔位準中的第二通孔形成。在此情形中，可在第一金屬層位準中形成第四位線BL4及第四互補位線BLB4。或者，第三位線BL3及第三互補位線BLB3是由第一金屬層位準形成以及第四位線BL4及第四互補位線BLB4可由第一金屬層位準上定位的上方金屬層位準形成。

盡管圖14A及圖14B未圖示，根據一實施例，與圖13A及圖13B的第四帶區STR4相似的第四帶區可形成于第二子陣列SB中。

在圖14A及圖14B中所示的實施例中，第一子陣列中的位線及互補位線可由相連接的源極主動區及第一(或第二)金屬層位準中安置的金屬層形成，以及第二子陣列中的位線及互補位線可由相連接的源極主動區及由第一(或第二)金屬層位準中安置的金屬層形成。使用此結構，可能進一步降低第一及第二子陣列中位線的總電阻，且從而更靈活設計SRAM陣列。

根據本揭示內容的一實施例圖15A及圖15B是SRAM陣列中位線的示例性布局結構。前述布局結構及配置的一些可適用于圖15A及圖15B的布局結構及配置，且可省略其詳細說明。

參考圖15A及圖15B，SRAM陣列進一步包括第二子陣列SB中的第四帶區STR4，從而將第二子陣列SB劃分成第一群組SB1及第二群組SB2；以及第一子陣列SA中第五帶區STR5，從而將第一子陣列SA劃分成第一子陣列SA1及第二子陣列SA2。在SRAM陣列的每一列中，在第四帶區STR4以及第二帶區STR2及第三帶區STR3處通過連接構件CN將第二位線BL2及第二互補位線BLB2連接至第三位線BL3及第三互補位線BLB3。類似地，在SRAM陣列的每一列中，在第五帶區STR5以及第一帶區STR1及第二帶區STR2處分別通過連接構件CN將第一位線BL1及第一互補位線BLB1連接至第四位線BL4及第四互補位線BLB4。

在一實施例中，第三位線BL3及第三互補位線BLB3是由定位于第一金屬層位準中的金屬層形成。然而，在其他實施例中，第三位線BL3及第三互補位線BLB3是由第一金屬層位準上定位的上方金屬層(例如，第二或第三金屬層位準)形成。當通過第二金屬層位準中的金屬層形成第三位線BL3及第三互補位線BLB3時，通過安置于源極主動區上的接觸條、安置于接觸條上的第一通孔位準中的第一通孔、安置于第一通孔上的第一金屬層位準中的第一金屬層(襯墊金屬層)以及安置于第一襯墊金屬層上的第二通孔位準中的第二通孔形成連接構件CN。在此情形下，可在第一金屬層位準中形成第四位線BL4及第四互補位線BLB4。或者，第三位線BL3及第三互補位線BLB3是由第一金屬層位準形成以及第四位線BL4及第四互補位線BLB4可由第一金屬層位準上定位的上方金屬層位準形成。

在此實施例中，第一子陣列中的位線及互補位線可由相連接的源極主動區及第一(或第二)金屬層位準中安置的金屬層形成，以及第二子陣列中的位線及互補位線亦可由相連接的源極主動區及第一(或第二)金屬層位準中安置的金屬層形成。使用此結構，可能進一步降低第一及第二子陣列中位線的總電阻，且從而更靈活設計SRAM陣列。

根據本揭示內容的一實施例圖16A及圖16B是SRAM陣列中位線的示例性布局結構。前述布局結構及配置的一些可適用于圖16A及圖16B的布局結構及配置，且可省略其詳細說明。圖16A及圖16B中所示的布局結構及配置與圖15A及圖15B中所示的布局結構及配置相似，除了第三位線及第三互補位線的結構不同。

如圖16B所示，將第三位線劃分成第一子陣列SA上延伸的第一第三位線BL3A及第二子陣列SB上延伸的第二第三位線BL3B。第一第三位線BL3A是由第一金屬層位準中安置的金屬層形成，同時第二第三位線BL3B是由第一及第二金屬層位準上的第三金屬層位準中安置的金屬層形成。由源極主動區形成的第一第三位線BL3A、第二第三位線BL3B以及第二位線BL2通過連接構件CN于第二帶區STR2處連接。通過安置于源極主動區上的接觸條、安置于接觸條上的第一通孔位準中的第一通孔、安置于第一通孔上的第一金屬層位準中的第一金屬層(第二第三位線BL3B的部分)、安置于第一襯墊金屬層上的第二通孔位準的第二通孔、安置于第二通孔中的第二金屬層位準的第二金屬層(襯墊金屬層)及安置于第二襯墊金屬層上的第三通孔位準中的第三通孔而形成連接構件CN。

類似地，將第三互補位線劃分成第一子陣列SA上延伸的第一第三互補位線BLB3A及第二子陣列SB上延伸的第二第三互補位線BLB3B。第一第三互補位線BLB3A及第二第三互補位線BLB3B的結構與第一第三位線BL3A及第二第三位線BL3B的結構相同。

使用此結構，可能進一步降低第一及第二子陣列中位線的總電阻，且更靈活設計SRAM陣列。

圖17至圖19是根據本揭示內容的一些實施例的SRAM陣列中電力供應接線的示例性布局結構。

SRAM陣列的每一列包括下方第一電力供應接線VDD1及下方第二電力供應接線VSS1。如上所述，圖7A及圖8中所示，下方第一電力供應接線VDD1是由相連接的第一源極主動區OD1(連續源極主動區)形成，及下方第二電力供應接線VSS1是由相連接的第二源極主動區OD2形成。此外，SRAM陣列的每一列包括上方第一電力供應接線VDD2及上方第二電力供應接線VSS2。

圖17中所示的實施例中，上方第一電力供應接線VDD2及上方第二電力供應接線VSS2是由第一金屬層位準中安置的金屬層形成。上方第一電力供應接線VDD2及上方第二電力供應接線VSS2通過連接構件CN連接至下方第一電力供應接線VDD1及下方第二電力供應接線VSS1。連接構件CN可由源極主動區上安置的接觸條及接觸條上安置的第一通孔位準中的通孔形成。在一些實施例中，上方第一電力供應接線VDD2及上方第二電力供應接線VSS2是由第一金屬層位準上安置的金屬層形成，例如，第三金屬層位準。上方第一電力供應接線VDD2及上方第二電力供應接線VSS2可分別耦接至Vdd源極電路及Vss源極電路。

圖18中所示的實施例中，SRAM陣列進一步包括在行方向(X)中延伸的第三電力供應接線VSS3。第三電力供應接線VSS3安置于帶區，例如，STR1-STR5。通過通孔VA1將第三電力供應接線VSS3的每一者分別連接至上方第二電力供應接線VSS2。第三電力供應接線VSS3是由第一金屬層位準上的第二金屬層位準中安置的金屬層形成，且通孔VA1安置于第二通孔位準中。上方第二電力供應接線VSS2及第三電力供應接線VSS3在平面圖中形成網格結構。第三電力供應接線VSS3可耦接至Vss源極電路。

在圖19所示的實施例中，除了圖18中所示的第三電力供應接線VSS3的外，SRAM陣列進一步包括在行方向(X)中延伸的第四電力供應接線VDD3。第四電力供應接線VDD3安置于帶區處，例如，STR1-STR5。通過通孔VA2將第四電力供應接線VDD3分別連接至上方第一電力供應接線VDD2。第四電力供應接線VDD3是由第一金屬層位準上的第二金屬層位準中安置的金屬層形成，且通孔VA2安置于第二通孔位準中。上方第一電力供應接線VDD2及第四電力供應接線VDD3在平面圖中形成網格結構。第四電力供應接線VDD3可耦接至Vdd源極電路。

圖20A至圖20B是根據本揭示內容的另一實施例的SRAM陣列中電力供應接線的示例性布局結構。

參考圖20A至圖20B，SRAM陣列進一步包括在列方向(Y)中延伸的第五電力供應接線VSS4。第五電力供應接線VSS4安置于鄰接兩列的邊界附近。并不是所有列提供有第五電力供應接線VSS4，但舉例而言每四列提供此接線。在一些實施例中每三列或每八列提供第五電力供應接線VSS4，或在其他實施例中所有列中提供有此接線。

通過通孔VA3將第五電力供應接線VSS4分別連接至第三電力供應接線VSS3。第五電力供應接線VSS4是由第一及第二金屬層位準上的第三金屬層位準中安置的金屬層形成，且通孔VA3安置于第三通孔位準中。第五電力供應接線VSS4可耦接至Vss源極電路。

圖21是根據本揭示內容的實施例用于制造SRAM陣列的方法的流程圖。應理解，在圖21所示的各種步驟之前、期間及之后可提供額外步驟，且下文所述的一些操作可被替代或刪除。操作或步驟的順序為可交換的。

在操作S210中，在基板中形成具有前述布局、配置及結構的P型井及N型井。在操作S220中，在井的頂部部分中形成具有前述布局、配置及結構以及相對應硅化物層的源極主動區，例如，OD1至OD8。應理解，同時形成相同連續源極主動區的任何部分。在操作S230中，在基板上形成具有前述布局、配置及結構的晶體管的各種層，諸如通道層、柵極層及柵極絕緣層。在操作S240中，在晶體管的各種層上形成具有前述布局、配置及結構的漏極區(頂部板材)。在操作S250中，形成具有前述布局、配置及結構的接觸，諸如接觸條、柵極接觸、區域連接及板材接觸。在操作S260中，形成具有前述布局、配置及結構的第一通孔位準中的第一通孔及第一金屬層位準中的第一位準金屬線。在操作S270中，形成具有前述布局、配置及結構的第二通孔位準中的第二通孔及第二金屬層位準中的第二位準金屬線。必要時，在操作S280中，形成具有前述布局、配置及結構的第三通孔位準中的第三通孔及第三金屬層位準中的第三位準金屬線。

本文所述的各種實施例或實例提供相比現有技術的幾個優點。舉例而言，在本揭示內容中，比第二子陣列更靠近感測放大器的第一子陣列中的位線及互補位線可由相連接的源極主動區(連續源極主動區)形成，且第二子陣列中的位線及互補位線由相連接源極主動區及由第一金屬層位準中安置的金屬層形成。使用此結構，可能降低第二子陣列中位線的總電阻且降低位線耦合電容，從而提高SRAM的運算速度。此外，通過降低歸因于至少加倍的Ion/Ioff比率的差速改良感測放大器的運算余量是可能的。此外，通過使用VGAA晶體管，可減少SRAM單位單元的面積且更有效控制短通道效應，由此實現低電力操作。更靈活地設計SRAM陣列亦是可能的。

應理解，不一定所有優點于本文有所討論，對于無特定優點對于所有實施例或實例為必需，且其他實施例或實例可提供不同的優勢。

根據本揭示內容的一態樣，靜態隨機存取記憶體(SRAM)陣列包括第一子陣列及第二子陣列，第一子陣列包括第一多個SRAM單元及第二子陣列包括第二多個SRAM單元。第一多個SRAM單元及第二多個SRAM單元排列于SRAM陣列的一個列中。第一多個SRAM單元及第二多個SRAM單元的每一者包括第一至第四源極主動區，通過這些源極主動區形成晶體管的源極。SRAM陣列的一個列包括由第一多個SRAM單元的第三源極主動區形成的第一位線；由第二多個SRAM單元的第三源極主動區形成且與第一位線間隔開的第二位線；以及由在第一多個SRAM單元及第二多個SRAM單元的第三源極主動區上延伸的金屬層形成的第三位線，且第三位線電性連接至第二位線但不連接至第一位線。

于一些實施例中，在第二多個SRAM單元中的任一者，于第二位線以及第三位線之間不存在電性連接。

于一些實施例中，SRAM陣列還包含第一區域跟第二區域。第一子陣列設置于第一區域與第二區域之間，且第二區域設置于第一與第二子陣列之間。第三位線自第一區域延伸至第二子陣列。第二位線于第二區域電性連接至第三位線。多個源極主動區中每一者被導電層覆蓋。

于一些實施例中，SRAM陣列的每一列還包含第一互補位線、第二互補位線以及第三互補位線。第一互補位線由第一多個SRAM單元的多個第四源極主動區形成。第二互補位線由第二多個SRAM單元的多個第四源極主動區形成，并且于第二區域上由第一互補位線分離。第三互補位線由自第一多個SRAM單元以及第二多個SRAM單元的多個第四源極主動區上延伸的一金屬層形成。第三互補位線電性連接至第二互補位線，但不電性連接至第一互補位線。

于一些實施例中，SRAM陣列還包含第四位線、第五位線以及一多工器。第四位線由金屬層形成，并于第一區域電性連接至第一位線。第五位線由金屬層形成，并于第一區域電性連接至第一互補位線。多工器包含第一至第四輸入端，其分別連接至第四位線、第四互補位線、第三位線以及第三互補位線。多工器根據被施加的選擇信號輸出經第一位線與第一互補位線所傳送的數據，或輸出經第二位線與第二互補位線所傳送的數據。

于一些實施例中，SRAM陣列還包含第三區域。第二子陣列介于第二與第三區域之間。第二位線于第三區域電性連接至第三位線。

于一些實施例中，SRAM陣列還包含第四區域。第四區域位于第二多個SRAM單元中的兩個鄰近的SRAM單元之間。第二位線于第四區域電性連接至第三位線。

于一些實施例中，SRAM陣列還包含第一電力供應接線、第二電力供應接線、第三電力供應接線以及第四電力供應接線。第一電力供應接線由第一多個SRAM單元與第二多個SRAM單元的多個第一源極主動區形成。第二電力供應接線由第一與第二多個SRAM單元的多個第二源極主動區形成。第三電力供應接線由位于第一多個SRAM單元與第二多個SRAM單元的多個第一源極主動區上的金屬層形成。第四電力供應接線由位于第一多個SRAM單元與第二多個SRAM單元的多個第二源極主動區上的金屬層形成。其中，于第一與第二區域中的至少一者上，第一與第二電力供應接線分別電性連接至第三與第四電力供應接線。

于一些實施例中，SRAM陣列還包含多條字線。多條字線由位于第三位線與第一多個SRAM單元與第二多個SRAM單元的多個第三源極主動區之間的金屬層形成。形成第三與第四電力供應接線的金屬層位于第一與第二多個SRAM單元的多個第一與第二源極主動區以及形成多條字線的金屬層之間。

于一些實施例中，SRAM陣列還包含多條字線。多條字線由位于第三位線與第一多個SRAM單元與第二多個SRAM單元的多個第三源極主動區之間的金屬層形成。形成第三與第四電力供應接線的金屬層位于與第三位線相同的金屬層。

于一些實施例中，SRAM陣列還包含由金屬層形成的多條字線。第三位線介于多條字線以及第一多個SRAM單元與第二多個SRAM單元的多個第三源極主動區之間。

于一些實施例中，SRAM陣列還包含由金屬層形成的多條字線。多條字線介于第三位線以及第一多個SRAM單元與第二多個SRAM單元的多個第三源極主動區之間。

于一些實施例中，其中每一個SRAM單元包含第一與第二P型上拉晶體管、第一與第二N型下拉晶體管以及第一與第二傳送閘晶體管。第一與第二P型上拉晶體管形成于第一源極主動區內。第一與第二N型下拉晶體管形成于第二源極主動區內。第一與第二傳送閘晶體管分別形成于第三與第四源極主動區內。第四、第一、第二以及第三源極主動區依序設置在垂直于一列的方向。

于一些實施例中，其中每一個SRAM單元包含第一上板、第二上板、第一本地連接接觸與第二本地連接接觸。第一上板電性連接至第一傳送閘晶體管、第一N型下拉晶體管與第一P型上拉晶體管的多個漏極區域。第二上板電性連接至第二傳送閘晶體管、第二N型下拉晶體管與第二P型上拉晶體管的多個漏極區域。第一本地連接接觸電性連接第一上板至第二P型上拉晶體管與第二N型下拉晶體管的多個柵極電極。第二本地連接接觸電性連接第二上板至第一P型上拉晶體管與第一N型下拉晶體管的多個柵極電極。

于一些實施例中，其中每一個晶體管為垂直式場效晶體管。

根據本揭示內容的一態樣，靜態隨機存取記憶體(SRAM)陣列包括第一子陣列及第二子陣列，第一子陣列包括第一多個SRAM單元及第二子陣列包括第二多個SRAM單元。第一多個SRAM單元及第二多個SRAM單元排于SRAM陣列的一個列中。第一多個SRAM單元及第二多個SRAM單元的每一SRAM單元包括第一至第四源極主動區，通過這些源極主動區形成晶體管的源極。SRAM陣列的一個列包括由第一多個SRAM單元的第三源極主動區形成的第一位線；由第二多個SRAM單元的第三源極主動區形成且與第一位線間隔開的第二位線；由在第一多個SRAM單元及第二多個SRAM單元的第三源極主動區上延伸的金屬層形成的第三位線，且第三位線電性連接至第二位線；以及由在第一多個SRAM單元上延伸但不在第二多個SRAM單元上延伸的金屬層形成的第四位線，且第四位線電性連接至第一位線。

于一些實施例中，SRAM陣列還包含第一區域、第二區域以及第三區域。第一子陣列設置于第一區域與第二區域之間，第二子陣列設置于第二區域與第三區域之間。第二位線于第二區域上與第一位線相間隔。第三位線在第一到第三區域每一者上延伸。第一位線在第一與第二區域電性連接至第四位線。第二位線于第二與第三區域連接至第三位線。

于一些實施例中，形成第三位線的金屬層相同于形成第四位線的金屬層，或形成第三位線的金屬層位于形成第四位線的金屬層的上方。

于一些實施例中，SRAM陣列還包含第四區域以及第五區域。第四區域位于第二多個SRAM單元中的兩個鄰近SRAM單元之間。第五區域位于第一多個SRAM單元中的兩個鄰近SRAM單元之間。其中，第二位線在第二到第四區域電性連接至第三位線。第一位線在第一、第三與第五區域電性連接至第四位線。

根據本揭示內容的另一態樣，靜態隨機存取記憶體(SRAM)陣列包括第一子陣列及第二子陣列，第一子陣列及第二子陣列包括在行方向及列方向中排列的多個SRAM單元；以及在列方向中插入于第一子陣列與第二子陣列中的區域。區域包括第一源極主動區，連接至第一子陣列的源極主動區形成的第一電力供應接線及連接至第二子陣列的源極主動區形成的第一電力供應接線；第二源極主動區，連接至第一子陣列的源極主動區形成的第二電力供應接線及連接至第二子陣列的源極主動區形成的第二電力供應接線；第三源極主動區，連接至第二子陣列的源極主動區形成的位線但不連接至第一子陣列的源極主動區形成的位線；以及第四源極主動區，連接至第二子陣列的源極主動區形成的互補位線但不連接至第一子陣列的源極主動區形成的互補位線。第一子陣列中的位線與區域中第二子陣列中的位線相間隔。第一子陣行中的互補位線與區域中第二子陣列中的互補位線相間隔。

上文概述若干實施例或實例的特征，使得熟悉此項技術者可更好地理解本揭示內容的態樣。熟悉此項技術者應了解，可輕易使用本揭示內容作為設計或修改其他制程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟悉此項技術者亦應認識到，此類等效結構并未脫離本揭示內容的精神及范疇，且可在不脫離本揭示內容的精神及范疇的情況下產生本文的各種變化、替代及更改。