多柵極元件的制作方法

本發明實施例是關于一種半導體元件及其制造方法。

背景技術：

電子工業經歷對于能同時支持大量日益復雜及深奧的功能的更小且更快電子元件的需求不斷增加。因此，半導體工業中存在持續制造低成本、高效能以及低功率的集成電路(integrated circuit；IC)的趨勢。迄今為止，此等目標已主要通過縮小半導體IC尺寸(例如，最小特征尺寸)從而改良生產效率及降低相關費用而得以實現。然而，此縮小已對半導體制造制程引入增加的復雜性。因此，半導體IC及元件中的持續進步的實現需要半導體制造制程及技術的相似進步。

近來，已引入多柵極元件來嘗試通過增加柵極-通道耦合改良柵極控制，降低開路電流以及降低短通道效應(short-channel effects；SCE)。已引入的一種此類多柵極元件是環繞式柵極(gate-all-around；GAA)晶體管。GAA元件因柵極結構而得名，此柵極結構能圍繞通道區域而延伸，在兩個或四個側面上提供接取至通道。GAA元件與已知互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)制程相容且其結構容許GAA元件大幅縮小同時維持柵極控制并減輕SCE。在已知制程中，GAA元件在硅納米線中提供通道。然而，GAA特征圍繞納米線的制造的整合可具有挑戰的。舉例而言，盡管現行方法在許多方面已令人滿意，但仍需要繼續改良。

技術實現要素：

根據本發明的多個實施例，一種多柵極元件包含源極/漏極特征以及導電特征。源極/漏極特征設置于基板上。源極/漏極特征包含第一納米線、設置于第一納米線上的第二納米線、設置于第一納米線及第二納米線上的包覆層以及自第一納米線延伸至第二納米線的間隔層。元件亦包含源極/漏極特征上直接設置的導電特征，以使得此導電特征與包覆層及間隔層實體接觸。

附圖說明

圖1是根據本揭示案的一或更多個態樣的多柵極元件或其部分的制造方法的流程圖，包含柵極下方的隔離區；

圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12A是根據圖1的制造方法的態樣的元件200的實施例的等角視圖；

圖12B是根據圖1的制造方法的態樣的元件200的實施例沿著圖12A的線A-A所繪制的剖面圖；

圖12C是根據圖1的制造方法的態樣的元件200的實施例沿著圖12A的線B-B所繪制的剖面圖；

圖13A是根據圖1的制造方法的態樣的元件200的實施例的等角視圖；

圖13B是根據圖1的制造方法的態樣的元件200的實施例沿著圖13A的線A-A所繪制的剖面圖；

圖13C是根據圖1的制造方法的態樣的元件200的實施例沿著圖13A的線B-B所繪制的剖面圖；

圖14A是根據圖1的方法的態樣的元件200的實施例的等角視圖；

圖14B及圖14D是根據圖1的制造方法的態樣的元件200的實施例沿著圖14A的線A-A所繪制的剖面圖；

圖14C及圖14E是根據圖1的制造方法的態樣的元件200的實施例沿著圖14A的線B-B所繪制的剖面圖；

圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23A、圖23B是根據圖1的制造方法的態樣的元件200的實施例的等角視圖；

圖23C及圖23F是根據圖1的制造方法的態樣的元件200的實施例沿著圖23B的線BB-BB所繪制的剖面圖；

圖23D及圖23G是根據圖1的制造方法的態樣的元件200的實施例沿著圖23B的線A-A所繪制的剖面圖；

圖23E及圖23H是根據圖1的制造方法的態樣的元件200的實施例沿著圖23B的線B-B所繪制的剖面圖；

圖24是根據本揭示案的一或更多個態樣制造多柵極元件或其部分的另一制造方法的流程圖；

圖25、圖26、圖27、圖28、圖29A是根據圖24的制造方法的態樣的元件200的實施例的等角視圖；

圖29B及圖29E是根據圖24的制造方法的態樣的元件200的實施例沿著圖29A的線BB-BB所繪制的剖面圖；

圖29C及圖29F是根據圖24的制造方法的態樣的元件200的實施例沿著圖29A的線A-A所繪制的剖面圖；

圖29D及圖29G是根據圖24的制造方法的態樣的元件200的實施例沿著圖29A的線B-B所繪制的剖面圖。

具體實施方式

以下揭示內容提供許多不同實施例或實例，以便實施所提供標的的不同特征。下文描述組件及排列的特定實例以簡化本揭示案。當然，此等實例僅為示例且并不意欲為限制性。舉例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接觸形成第一特征及第二特征的實施例，且亦可包含可在第一特征與第二特征之間形成額外特征以使得第一特征及第二特征可不處于直接接觸的實施例。另外，本揭示案可在各實例中重復元件符號及/或字母。此重復是出于簡明性及清晰的目的，且本身并不指示所論述的各實施例及/或配置之間的關系。

進一步地，為了便于描述，本文可使用空間相對性術語(諸如“之下”、“下方”、“下部”、“上方”、“上部”及類似者)來描述諸圖中所圖示一個部件或特征與另一部件(或多個部件)或特征(或多個特征)的關系。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處于其他定向)且因此可類似解讀本文所使用的空間相對性描述詞。

亦應注意本揭示案以多柵極晶體管的形式呈現實施例。多柵極晶體管包含柵極結構形成于通道區域的至少兩個側面上的彼等晶體管。此等多柵極元件可包含P型金屬氧化物半導體元件或N型金屬氧化物半導體多柵極元件。可呈現具體的實例且基于其鰭狀結構此等實例在本文中被稱作鰭式場效晶體管(Fin Field-Effect Transistor；FINFET)。本文亦呈現的是稱作環繞式柵極(gate-all-around；GAA)元件的多柵極晶體管的類型的實施例。GAA元件包含在通道區域(例如，圍繞通道區域的部分)的四個側面上形成的具有柵極結構或其部分的任何元件。本文呈現的元件亦包含具有在納米線通道(多個納米線通道)、條形通道(多個條形通道)，及/或其他適當通道型態中設置的通道區域的實施例。本文呈現的是可具有與單一鄰接柵極結構相關聯的一或更多個通道區域(例如，納米線)的元件的實施例。然而，一般技術人員將意識到本文所描述的教示適用于單一通道(例如，單一納米線)或任何數目的通道。

圖1是半導體的制造方法100的流程圖，包含制造多柵極元件。多柵極元件指的是具有至少一些柵極材料設置于元件的至少一通道的多個側面上的元件(例如，半導體晶體管)。在一些實例中，多柵極元件指的是具有柵極材料設置于元件的至少一通道的至少四個側面的GAA元件。通道區域指的是“納米線”，此“納米線”包含各種幾何形狀(例如，圓柱狀、條狀)及各種尺寸的通道區域。

圖2-圖11、圖12A-圖14A、圖15-圖22、圖23A及圖23B是根據圖1的制造方法100的各個階段的半導體元件200的實施例的等角視圖。圖12B-圖12C、圖13B-圖13C、圖14B-圖14E及圖23C-圖23H是根據圖1的制造方法100的各個階段的半導體元件200的實施例的與上文列出的各自等角視圖相對應的橫截面圖。與本文所討論的其他方法實施例及示例性元件一樣，應了解半導體元件200的部分可由互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)技術處理流程制造，且因此本文僅簡略描述一些制程。此外，示例性半導體元件可包含各種其他元件及特征，諸如例如額外晶體管、雙極性接面晶體管、電阻器、電容器、電感器、二極管、熔斷器、靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路等等的其他類型元件，然出于對本揭示案的發明觀念的更好地理解而進行簡化。在一些實施例中，示例性元件包含多個半導體元件(例如，晶體管)，包含可互相連接的p型場效晶體管(p-type field effect transistors；PFET)、n型場效晶體管(n-type field effect transistors；NFET等等。

參考圖1及圖2，制造方法100于步驟102開始時施加防沖穿(anti-punch through；APT)布植212至基板210。在一些實施例中，基板210可為諸如硅基板的半導體基板。基板210可包含各種層，包含形成于半導體基板上的導電層或絕緣層。如技術領域中所已知，基板210可取決于設計需求包含各種摻雜組態。舉例而言，可在區域中的基板210上形成設計用于不同元件類型(例如，NFET、PFET)的不同的摻雜分布(例如，n井、p井)。適當摻雜可包含摻雜劑的離子布植及/或擴散制程。基板210通常具有插入提供不同元件類型的區域的隔離特征(例如，淺溝槽隔離(shallow trench isolation；STI)特征)。基板210亦可包含諸如鍺、碳化硅(SiC)、硅鍺(SiGe)，或金剛石的其他半導體。或者，基板210可包含復合半導體及/或合金半導體。此外，基板210視情況可包含磊晶層(epitaxial layer)，可經應變以獲得效能增強，可包含硅絕緣體(silicon-on-insulator；SOI)結構，及/或具有其他適當增強特征。

舉例而言可在元件的通道區域下的區域中執行APT布植212，以防止沖穿或非所欲的擴散。在一些實施例中，執行第一光微影(光)步驟以圖案化P型APT區域及執行第二光步驟以圖案化N型APT區域。舉例而言，在一些實施例中，執行第一光步驟可包含：在基板210上形成光阻劑層(抗蝕劑)；使抗蝕劑與圖案(例如，P型APT布植遮罩)接觸；執行曝露后烘烤制程；以及顯影抗蝕劑以形成圖案化抗蝕劑層。舉例而言，經由離子布植制程布植以形成P型APT區域的P型摻雜劑可包含硼、鋁、鎵、銦，及/或其他P型受體材料。隨后，在一些實施例中，可執行第二光步驟，其中第二光步驟可包含：在基板210上形成抗蝕劑層；使抗蝕劑與圖案(例如，N型APT布植遮罩)接觸；執行曝露后烘烤制程；以及顯影抗蝕劑以形成圖案化抗蝕劑層。舉例而言，經由離子布植制程布植進入N型APT區域的N型摻雜劑可包含砷、磷、銻，或其他N型供體材料。此外，在各種實施例中，APT布植可具有(例如)在約1x10¹⁸cm^-3與1x10¹⁹cm^-3之間的高濃度摻雜劑。在一些實施例中，如下文所述，由于在APT布植的基板上存在后續形成的隔離層，可有利地使用高濃度APT摻雜劑，此隔離層可用作摻雜劑擴散阻障層。

參考圖1及圖3，制造方法100接著進行至步驟104，其在APT布植的基板210上形成磊晶堆疊310。磊晶堆疊310包含由第二組合物的第二磊晶層316插入的第一組合物的第一磊晶層314。第一組合物及第二組合物可不同或可相同。在一實施例中，第一磊晶層314由SiGe組成，第二磊晶層316由硅組成。然而，包含彼等提供用于具有不同氧化速率的第一組合物及第二組合物的其他實施例是可能的。舉例而言，在各種實施例中，第一磊晶層314具有第一氧化速率，而第二磊晶層316具有小于第一氧化速率的第二氧化速率。在一些實施例中，第一磊晶層314包含SiGe，而第二磊晶層316包含硅(Si)。第二磊晶層316的Si氧化速率小于第一磊晶層314的SiGe氧化速率。在隨后的氧化制程期間，如下文所討論，第一磊晶層314部分可完全氧化，而第二磊晶層316可不氧化，或在一些實施例中僅略微氧化(例如，側壁)。

應注意，在隨后制程步驟中為便于參考，磊晶層314A表示最底部磊晶層。然而，在實施例中，磊晶層314A與第一磊晶層314是實質相似的材料。在實施例中，磊晶層314A是SiGe，而第一磊晶層314亦可為SiGe。在其他實施例中，磊晶層314A具有不同于第一磊晶層314及/或第二磊晶層316的組成。磊晶層314A的厚度可大于上覆第一磊晶層314的厚度。

亦應注意，在隨后制程步驟中為便于參考，磊晶層316A表示最頂部磊晶層。然而，在實施例中，磊晶層316A與第二磊晶層316是實質相似的材料。在一些實施例中，磊晶層316A的厚度可大于第二磊晶層316的厚度，以在隨后蝕刻制程期間補償厚度損耗。在一實施例中，磊晶層316A的厚度比第二磊晶層316的厚度大5nm至15nm。

第二磊晶層316/磊晶層316A或其部分可形成多柵極元件200的通道區域。舉例而言，第二磊晶層316/磊晶層316A可被稱為用于形成多柵極元件200(諸如GAA元件)的通道區域的“納米線”。此等“納米線”亦用于形成如下所述的多柵極元件200的源極/漏極特征的部分。“納米線”包含形狀為圓柱狀以及其他構型(諸如，條狀)的半導體層。下文進一步討論用以界定元件的一個通道或多個通道的第二磊晶層316/磊晶層316A的用途。

應注意，圖3圖示第一磊晶層314(包含314A)及納米線316(包含316A)的每一者的五層，此僅便于說明且并非意欲為限制。應了解，可在磊晶堆疊310中形成任何數目的磊晶層，層的數目取決于元件200的所欲通道區域的數目。在一些實施例中，納米線316(包含316A)的數目在2與10之間。

在一些實施例中，第一磊晶層314具有約2納米(nm)至約6nm的范圍的厚度。第一磊晶層314的厚度是實質均勻的。在一些實施例中，磊晶層314A具有大約8至15nm的厚度而其上的第一磊晶層314每一者具有范圍從約2nm至約6nm的厚度。在一些實施例中，納米線316具有范圍從約6nm至約12nm的厚度(直徑)。在一些實施例中，納米線316/316A的厚度是實質均勻的。如下文更詳細描述地，納米線316/316A的每一者可用作隨后形成的多柵極元件的通道區域并基于元件效能考慮而選擇其厚度。第一磊晶層314/314A可用以界定隨后形成的多柵極元件的相鄰通道區域(多個通道區域)之間的縫隙距離并基于元件效能考慮而選擇其厚度。

舉例而言，磊晶堆疊310層的磊晶生長可由分子束磊晶(molecular beam epitaxy；MBE)制程、金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)制程，及/或其他適當磊晶生長制程形成。在一些實施例中，磊晶生長層，諸如納米線316/316A，包含與基板210相同的材料。在一些實施例中，第一磊晶層314/314A及納米線316/316A包含不同于基板210的材料。如上所陳述，在至少一些實例中，第一磊晶層314/314A包含磊晶生長硅鍺(SiGe)層及納米線316/316A包含磊晶生長硅(Si)層。在一些實施例中，磊晶層314A亦為SiGe。或者，在一些實施例中，第一磊晶層314/314A及納米線316/316A的任一者可包含其他材料，諸如鍺；化合物半導體，諸如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；合金半導體，諸如SiGe、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化鎵銦(InGaAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)，或其組合。如所討論，可基于提供不同氧化作用、蝕刻選擇性特性選擇第一磊晶層314/314A及納米線316/316A的材料。在各種實施例中，第一磊晶層314/314A及納米線316/316A是實質不含摻雜劑(亦即，具有約0cm^-3至約1x10¹⁷cm^-3的外部的摻雜劑濃度)的，其中舉例而言，在磊晶生長制程期間不執行刻意的摻雜。

亦如圖3的實例中圖示，可在磊晶堆疊310上形成硬遮罩(hard mask；HM)層320。在一些實施例中，HM層320包含氧化層326(例如，可包含SiO₂的襯墊氧化層)及形成于氧化層325上的氮化物層326(例如，可包含Si₃N₄的襯墊氮化物層)。在一些實例中，HM層320包含熱生長氧化物、化學氣相沉積(chemical vapor deposition；CVD)所沉積的氧化物，及/或原子層沉積(atomic layer deposition；ALD)所沉積的氧化物。在一些實施例中，HM層320包含由CVD及/或其他適當技術沉積的氮化物層。如下所討論，HM層320可用于保護基板210及/或磊晶堆疊310的部分及/或用于界定圖案(例如，鰭狀部件)。

參考圖1及圖4，制造方法100進行至步驟106，此處形成多個自基板210延伸的鰭410。在各種實施例中，鰭410的每一者包含由基板210形成的基板部分，包含磊晶層314/314A及316/316A的磊晶堆疊310的磊晶層的每一者的部分，以及自HM層320的HM層部分。

可使用包含光微影制程及蝕刻制程的適當制程制造鰭410。光微影制程可包含：在基板210(例如，在圖3的HM層320上)上形成光阻劑層；使抗蝕劑與圖案接觸；執行曝露后烘烤制程；以及顯影抗蝕劑以形成包含抗蝕劑的遮罩部件。在一些實施例中，可使用電子束(e-beam)微影術制程執行圖案化抗蝕劑以形成遮罩部件。隨后可使用遮罩部件以保護基板210的區域及在其上形成的層，而蝕刻制程經由HM層320、經由磊晶堆疊310在未保護區域中形成溝槽414并進入基板210中，從而剩下多個延伸的鰭410。可使用干式蝕刻(例如，活性離子蝕刻)、濕式蝕刻，及/或其組合來蝕刻溝槽414。

亦可使用在基板上形成鰭的方法的許多其他實施例，舉例而言包含：界定鰭區域(例如，通過遮罩或隔離區域)以及以鰭410的形式磊晶生長磊晶堆疊310。在一些實施例中，形成鰭410可包含修整制程以減少鰭410的寬度。修整制程可包含濕式蝕刻制程及/或干式蝕刻制程。

參考圖1及圖5，制造方法100進行至步驟108，此處執行氧化制程以在鰭部件內形成隔離區域。元件200曝露于完全氧化多個鰭410的每一者的磊晶層部分314A的氧化制程。磊晶層部分314A轉換至氧化層510，此氧化層510提供隔離區域/層。在一些實施例中，氧化層510具有范圍約5至約25納米(nm)的厚度。在一實施例中，氧化層510可包含硅鍺氧化物(SiGeO_x)。

氧化制程可包含形成及圖案化各種遮罩層，以使得氧化可經控制在磊晶層314A。在其他實施例中，歸因于磊晶層314A的組成氧化制程是選擇性的氧化。在一些實例中，可通過使元件200曝露于濕式氧化制程、干式氧化制程及/或其組合來執行氧化制程。在至少一些實施例中，在約1大氣壓力下，在約400℃至約600℃的溫度范圍內使用水汽或水蒸氣作為氧化劑使元件200曝露于濕式氧化制程歷時約0.5小時至約2小時。應注意，本文提供的氧化制程條件僅為示例性，且并不意欲為限制。

如上所述，在一些實施例中，第一磊晶層部分314A可包含具有第一氧化速率的材料，及第二磊晶層316/316A可包含具有第二氧化速率的材料，第二氧化速率小于第一氧化速率。舉例而言，在第一磊晶層部分314A包含SiGe，及第二磊晶層部分316/316A包含Si的實施例中，更快的SiGe氧化速率(亦即，如與Si相比較)確保SiGe層(亦即，磊晶層部分314A)變成完全氧化同時盡可能降低或消除其他磊晶層316/316A的氧化。應理解，上文討論的多種材料的任一者可經選擇用于提供不同適當氧化速率的第一磊晶層部分及第二磊晶層部分的每一者。

鰭410的每一者的所得氧化層510可用作先前布植進基板210的APT摻雜劑的擴散阻障層，且APT摻雜劑可存在于氧化層510緊鄰下方的基板210中。因此，在各種實施例中，氧化層510防止APT摻雜劑在基板部分210內進行擴散，例如擴散至上覆納米線316/316A，此納米線316/316A用作隨后形成的多柵極元件的通道區域。在一些實施例中，氧化層510稱作隔離區域。在其他實施例中，省去氧化層510。

參考圖1及圖6，制造方法100進行至步驟110，此處在鰭410之間形成淺溝槽隔離(STI)特征610。舉例而言，在一些實施例中，在基板210上首先沉積介電層，使用介電材料填充溝槽414。在一些實施例中，介電層可包含二氧化硅(SiO₂)、氮化硅、氮氧化硅、氟摻雜硅酸鹽玻璃(fluorine-doped silicate glass；FSG)、低K介電質、其組合，及/或其他適當材料。在各種實例中，可通過CVD制程、低壓CVD(SACVD)制程、可流動CVD制程、ALD制程、物理氣相沉積(physical vapor deposition；PVD)制程，及/或其他適當制程來沉積介電層。在一些實施例中，在介電層沉積之后，舉例而言，元件200可經退火以改良介電層品質。在一些實施例中，介電層(及隨后形成的STI特征610)可包含多層結構，舉例而言，具有一或更多個襯墊層。

在形成STI特征610中，在沉積介電層之后，例如通過化學機械研磨(chemical mechanical polishing；CMP)制程使沉積的介電材料變薄且變平坦化。CMP制程可平坦化介電層的頂表面。在一些實施例中，用于平坦化元件200的頂表面的CMP制程亦可用以自多個鰭410的每一者移除HM層320。在一些實施例中，在移除HM層320期間可移除磊晶層316A的部分。如上所述，具有較大厚度的磊晶層316A可補償厚度損耗且緩和制程限制。在一些實施例中，通過使用適當蝕刻制程(例如，干式蝕刻或濕式蝕刻)來交替執行HM層320的移除。

在一些實施例中，在形成STI特征610之前，在鰭410上形成覆蓋層605以在形成STI特征610期間保護鰭410不受氧化作用。覆蓋層605可包含氮化硅、碳化硅，及/或其他適當材料。可通過CVD、ALD、PVD，及/或其他適當制程來沉積覆蓋層605。

參考圖1及圖7，制造方法100進行至步驟112，此處凹陷STI特征610而形成STI特征610'，插入鰭410以提供在凹陷的STI特征610'上延伸的鰭410。在一些實施例中，凹陷制程可包含干式蝕刻制程、濕式蝕刻制程，及/或其組合。在一些實施例中，凹陷深度經控制(例如，通過控制蝕刻時間)以便產生鰭410的曝露的上方部分的所欲高度，此鰭410被稱作鰭410'。此高度曝露磊晶堆疊310的每一層。盡管圖7圖示經凹陷的STI特征610'的凹槽與隔離區域510的頂表面實質共面。然在其他實施中，經凹陷的STI特征610'可不與隔離區域(即氧化層510)的頂表面實質共面。

參考圖1及圖8，制造方法100進行至步驟114，此處在鰭410'上形成虛設介電層620。在一些實施例中，虛設介電層620可包含SiO2、氮化硅、高K介電材料及/或其他適當材料。在各種實例中，可通過CVD制程、低壓CVD(SACVD)制程、可流動CVD制程、ALD制程、PVD制程，及/或其他適當制程來沉積虛設介電層620。舉例而言，可使用虛設介電層620以防止后續處理(例如，虛設柵極堆疊的后續形成)對鰭410'造成損壞。

參考圖1及圖9，制造方法100進行至步驟116，此處形成柵極堆疊710。在實施例中，柵極堆疊710是虛設(犧牲)柵極堆疊且將在元件200的后續處理階段由最終柵極堆疊所替換。具體言之，在隨后處理階段通過如下討論的高K值介電層(HK)及金屬柵極(MG)來替換虛設柵極堆疊710。在一些實施例中，虛設柵極堆疊710形成于基板210上并至少部分沉積于鰭410'上。下伏虛設柵極堆疊710的鰭410'的部分可被稱作通道區域720。虛設柵極堆疊710亦可界定鰭410'的源極/漏極(Source/Drain；S/D)區域730，舉例而言，通道區域720相鄰及相對側上的鰭410'的區域。

在一些實施例中，虛設柵極堆疊710包含虛設介電層620、電極層714，以及可包含多個層(例如，氧化層718及氮化物層719)的硬遮罩716。在一些實施例中，虛設介電層620不包含于虛設柵極堆疊710中，例如，在虛設柵極堆疊710沉積之前移除此虛設介電層620。在一些實施例中，除了虛設介電層620之外或代替虛設介電層620，額外的虛設柵極介電層包含于柵極堆疊中。在一些實施例中，虛設柵極堆疊710是由各種制程步驟形成，諸如層沉積、圖案化、蝕刻，以及其他適當處理步驟。示例性層沉積制程包含CVD(包含低氣壓CVD以及等離子增強CVD)、PVD、ALD、熱氧化、電子束蒸發，或其他適當沉積技術，或其組合。例如在形成柵極堆疊中，圖案化制程包含微影術制程(例如，光微影法或電子束微影術)，此微影術制程可還包含光阻抗蝕劑涂覆法(例如，旋涂式涂覆法)、軟式烘烤、遮罩對齊、曝露、曝露后烘烤、光阻劑顯影、清洗、干燥(例如，旋轉干燥及/或硬式烘烤)，其他適當微影術技術，及/或其組合。在一些實施例中，蝕刻制程可包含干式蝕刻(例如，RIE蝕刻)、濕式蝕刻，及/或其他蝕刻方法。

如上所指示，虛設柵極堆疊710可包含額外柵極介電層。舉例而言，虛設柵極堆疊710可包含氧化硅。代替地或額外地，虛設柵極堆疊710的柵極介電層可包含氮化硅、高K值介電質材料或其他適當材料。在一些實施例中，電極層714可包含多晶硅(polysilicon)。在一些實施例中，硬遮罩716包含諸如襯墊氧化層的氧化層718，此氧化層718可包含SiO₂。在一些實施例中，硬遮罩716包含諸如襯墊氮化層的氮化物層719，此氮化物層719可包含Si₃N₄、氧氮化硅及/或碳化硅。

再次參考圖9，在一些實施例中，在形成虛設柵極710之后，自S/D區域730移除虛設介電層620。蝕刻制程可包含濕式蝕刻、干式蝕刻，及/或其組合。在當前的實施例中，選擇蝕刻制程以選擇性蝕刻虛設介電層620而不會實質蝕刻鰭410'、硬遮罩716及虛設柵極堆疊710。

參考圖1及圖10，制造方法100進行至步驟118，此處在基板210上形成間隔層820。間隔層820可為在基板210上，包含在S/D區域730中的鰭410'的曝露部分上形成的保形的介電層。間隔層820可在虛設柵極堆疊710的側壁上形成間隔部件。間隔層820可包含介電質材料，諸如氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN薄膜、碳氧化硅(SiOCN)薄膜，及/或其組合。在一些實施例中，間隔層820包含多個層，諸如主間隔墻壁、襯墊層，及類似。舉例而言，可通過使用制程(諸如，CVD制程、低壓CVD(SACVD)制程、可流動CVD制程、ALD制程、PVD制程，或其他適當制程)在虛設柵極堆疊710上沉積介電質材料來形成間隔層820。在某些實施例中，沉積后執行回蝕(例如，非均質地)介電質材料。

參考圖1及圖11，制造方法100進行至步驟120，此處回蝕間隔層820。在當前實施例中，回蝕間隔層820以曝露S/D區域730中的鰭410'的部分。間隔層820可保留于虛設柵極結構710的側壁上形成間隔部件，同時間隔層820自虛設柵極堆疊710的頂表面移除。在一些實施例中，間隔層820的回蝕可包含濕式蝕刻制程、干式蝕刻制程、多步驟蝕刻制程，及/或其組合。在一些實施例中，可在蝕刻間隔層820期間移除磊晶層316A的部分。如上所述，具有較大厚度的磊晶層316A可補償厚度損耗且緩和制程限制。

參考圖1、圖12A、圖12B及圖12C，制造方法100進行至步驟122，此處自S/D區域730移除第一磊晶層314。圖12A至圖12C圖示代替磊晶層314(圖11)的縫隙830。在當前實施例中，保留通道區域720中的第一磊晶層314。縫隙830可用周邊環境(例如，空氣、N₂)填充。在實施例中，可通過選擇性濕式蝕刻制程移除第一磊晶層314。在一些實施例中，選擇性濕式蝕刻包含APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些實施例中，選擇性移除包含SiGe氧化作用，隨后進行SiGeO_x移除。舉例而言，氧化作用可由O₃清潔提供及隨后通過諸如NH₄OH蝕刻劑移除SiGeO_x。在實施例中，第一磊晶層314是SiGe，而第二磊晶層316/316A是容許選擇性移除第一磊晶層314的硅。應注意，如隨附附圖中所圖示的，歸因于第一磊晶層314的移除制程，第二磊晶層316/316A(例如，納米線)具有實質圓形形狀(例如，圓柱狀)。

參考圖1、圖13A、圖13B及圖13C，制造方法100進行至步驟124，此處在基板210上形成內部間隔層840，包含環繞在S/D區域730中的第二磊晶層316/316A的每一者上。內部間隔層840可填充上述步驟118中的磊晶層314的移除所提供的縫隙830。內部間隔層840可包含氧化硅、氮化硅，及/或其他適當材料。在一些實施例中，內部間隔層840與圖10相關的上文討論的間隔層820在許多方面相似地形成。

再次參考圖1、圖14A、圖14B及圖14C，制造方法100進行至步驟126，此處回蝕此內部間隔層840。在當前實施例中，回蝕內部間隔層840以曝露S/D區域730中的鰭410'的部分，并在通道區域720中自虛設柵極堆疊710移除此內部間隔層840。內部間隔層840自磊晶堆疊310的頂表面及側表面移除，但此內部間隔層840在S/D區域730中保持插入及設置于磊晶堆疊310的第二磊晶層316/316A下方。在一些實施例中，通過濕式蝕刻制程、干式蝕刻制程、多步驟蝕刻制程，及/或其組合來移除內部間隔層840。

或者，在一些實施例中，回蝕內部間隔層840以使得此內部間隔層840如圖14D及圖14E所示自大部分S/D區域移除。S/D區域730中的剩余的內部間隔層840將在隨后的最終柵極形成期間提供蝕刻終止層。圖14D及圖14E圖示代替磊晶層314的縫隙830，此縫隙830是由周邊環境(例如，空氣、N₂)填充。

再次參考圖1及圖15，制造方法100進行至步驟128，此處在S/D區域730中形成S/D特征850。可通過執行磊晶生長制程形成S/D特征850，此磊晶生長制程提供包覆磊晶堆疊310的磊晶材料。在一些實施例中，通過在納米線316/316A上磊晶生長半導體材料855來形成S/D特征850。換言之，磊晶包覆層855是圍繞納米線316/316A而形成，此納米線316/316A具有插入并設置于納米線316/316A下方的內部間隔層840，此指的是圍繞納米線形成“包覆層”。

對于其中內部間隔層840自S/D區域730(如圖14D至圖14E所示)的大部分移除的情況，磊晶包覆層855填充S/D區域730中的縫隙830。

在各種實施例中，磊晶包覆層855可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP，及/或其他適當材料。在一些實施例中，可在磊晶制程期間原位摻雜磊晶包覆層855。舉例而言，在一些實施例中，磊晶包覆層855可摻雜硼。在一些實施例中，磊晶包覆層855可摻雜碳以形成Si:C源極/漏極(S/D)特征、摻雜磷以形成Si:P S/D特征，或摻雜碳和磷以形成SiCP S/D特征。在實施例中，納米線316/316A是硅，而磊晶包覆層855亦為硅。在一些實施例中，納米線316/316A及磊晶包覆層855可包含相似材料，但為不同摻雜。在其他實施例中，納米線316/316A包含第一半導體材料，磊晶包覆層855包含不同于第一半導體材料的第二半導體。

在一些實施例中，磊晶包覆層855并不是原位摻雜的，且舉例而言，而是執行布植制程以摻雜磊晶包覆層855。如上所述，保持存在于柵極堆疊710下方的隔離區域510阻礙所布植摻雜劑的潛在非所欲的擴散。

因此，與虛設柵極堆疊710相關的S/D特征850包含納米線316/316A及/或磊晶生長材料855。來自內部間隔層840的介電質材料插入納米線316/316A。納米線316/316A的每一者延伸至通道區域，從而形成多通道、多S/D區域元件。

參考圖1及圖16，制造方法100進行至步驟130，此處在基板210上形成接觸蝕刻終止層(contact etch stop layer；CESL)860。在一些實施例中，CESL 860包含氮化硅層、氧化硅層、氧氮化硅層，及/或技術領域中已知的其他材料。CESL 860可由PECVD制程，及/或其他適當沉積制程或氧化制程形成。

參考圖1及圖17，制造方法100進行至步驟132，此處在基板210上形成間層介電質(inter-layer dielectric；ILD)層910。在某些實施例中，在形成ILD層910之后，移除虛設柵極堆疊710(如下所討論)。在一些實施例中，ILD層910包含材料，諸如四乙氧基硅烷(TEOS)氧化物、未摻雜的硅酸鹽玻璃，或諸如硼磷硅玻璃(BPSG)、氟硅酸鹽玻璃(FSG)、磷硅玻璃(PSG)、硼硅(酸鹽)玻璃(BSG)的摻雜的氧化硅，及/或其他適當介電質材料。可通過PECVD制程或其他適當沉積技術沉積ILD層910。在一些實施例中，在形成ILD層910之后，半導體元件200可遭受高熱預算制程以退火ILD層。如上所述，在此高熱預算處理期間隔離區域510阻礙一些APT摻雜劑從基板區域內潛在擴散至元件通道區域。

在一些實例中，在沉積ILD層910之后，可執行平坦化制程以曝露虛設柵極堆疊710的頂表面。舉例而言，平坦化制程包含CMP制程，此CMP制程移除上覆虛設柵極堆疊710的ILD層910的部分及平坦化半導體元件200的頂表面。此外，CMP制程可移除上覆虛設柵極堆疊710的硬遮罩716，以曝露電極層714，諸如多晶硅電極層。

參考圖1及圖18，制造方法100進行至步驟134，此處移除先前形成的剩余虛設柵極堆疊710以在通道區域720中形成柵極溝槽920。如下所述，可隨后在柵極溝槽920中形成最終柵極結構(例如，包含高K值介電層及金屬柵極)。虛設柵極堆疊特征710的移除可使用諸如選擇性濕式蝕刻、選擇性干式蝕刻，或其組合的選擇性蝕刻制程來執行。

參考圖1及圖19，制造方法100進行至步驟136，其是自柵極溝槽920中的鰭410'移除虛設介電層620及第一磊晶層314。虛設介電層620在許多方面類似于圖9相關的上文討論的蝕刻制程而進行移除。第一磊晶層314在許多方面類似于圖12A至圖12C相關的上文討論的蝕刻制程而進行移除。因此，第二磊晶層316/316A(納米線)曝露于柵極溝槽920中。應注意，在步驟134的臨時處理階段期間，在通道區域(例如，磊晶層316/316A之間的縫隙830)中的相鄰納米線之間提供縫隙830。用周邊環境條件(例如，空氣、氮氣等等)填充縫隙830。亦應注意，如隨附圖式中所示的，歸因于虛設氧化物移除及/或高K值介電質沉積制程，第二磊晶層316/316A(例如，納米線)具有實質圓形形狀(例如，圓柱狀)。

前面已經提及，對于內部間隔層840自S/D區域730的大部分移除但保留于S/D區域730中對通道區域720(如圖14D至圖14E所示)封閉的部分中的情況，內部間隔層840用作蝕刻終止層以在移除柵極溝槽920中的第一磊晶層314期間保護S/D特征850的磊晶包覆層855。

參考圖1及圖20，制造方法100進行至步驟138，此處在柵極溝槽920內形成最終柵極堆疊1010，包含環繞納米線316/316A。最終柵極結構可為多柵極晶體管的柵極。最終柵極結構可為高K值/金屬柵極堆疊，然而其他組成是可能的。在一些實施例中，最終柵極結構形成與多通道相關的柵極，此等多通道是由通道區域720中的多個納米線(現在其間具有縫隙830)提供。在當前實施例中，高K值/金屬柵極(HK/MG)堆疊1010是形成于柵極溝槽920中。在各種實施例中，HK/MG堆疊1010包含界面間層1012(未圖示)、界面間層1012上形成的高K值柵極介電層1014，及/或高K值柵極介電層1014上形成的金屬層1016。如本文所用及所述，高K值柵極介電質包含具有高介電常數的介電質材料，例如，大于熱氧化硅的介電常數(～3.9)。高K值/金屬柵極堆疊1010內使用的金屬層1016可包含金屬、金屬合金，或金屬硅化物。此外，HK/MG堆疊1010的形成可包含沉積，以形成各種柵極材料、一或更多個襯墊層，及一或更多個CMP制程以移除過多的柵極材料以及從而平坦化半導體元件200的頂表面。

在一些實施例中，界面間層1020包含介電質材料，諸如氧化硅(SiO₂)、HfSiO，或氧氮化硅(SiON)。界面間層1012可由化學氧化作用、熱氧化作用、ALD、CVD，及/或其他適當方法形成。HK/MG堆疊1010的柵極介電層1014可包含高K值介電層，諸如二氧化鉿(HfO₂)。或者，HK/MG堆疊1010的柵極介電層1014可包含其他高K值介電質，諸如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氧氮化物(SiON)，其組合，或其他適當材料。高K值柵極介電層1014可由ALD、PVD、CVD、氧化作用，及/或其他適當方法形成。

HK/MG堆疊1010的金屬層1016可包含單層結構或代替地多層結構，諸如具有用以增強元件效能(功函數金屬層)的可選功函數的金屬層、襯墊層、潤濕層、黏合層、金屬合金或金屬硅化物的各種組合。舉例而言，金屬層1016可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni，其他適當金屬材料或其組合。在各種實施例中，金屬層1016可由ALD、PVD、CVD、電子束蒸發，或其他適當制程形成。此外，可分別形成用于NFET及PFET金屬層1016，金屬層1016可使用不同金屬層。在各種實施例中，可執行CMP制程以自金屬層1016移除過多金屬，以此方式提供金屬層1016的實質平坦的頂表面。

參考圖1及圖21，制造方法100進行至步驟140，此處在基板210上形成圖案化硬遮罩1020。在一些實施例中，在形成硬遮罩1020之前，在HK/MG堆疊1010上形成柵極硬遮罩1018，以在隨后的蝕刻制程期間保護HK/MG堆疊1010。柵極硬遮罩1018可包含氮化硅、碳化硅、氧氮化硅，及/或其組合。柵極硬遮罩1018可由蝕刻及沉積制程形成。圖案化HM 1020具有界定稍后待形成的S/D接點的開口1025。開口1025與ILD層910在指定的S/D特征850上對準。在一些實施例中，開口1025延伸至一個以上的S/D特征850且若其側邊緣位于S/D特征850的各個邊緣，則開口1025延伸至S/D特征850的每一者。在一些實施例中，圖案化HM 1020可包含圖案化光阻劑層且由微影術制程形成。或者，圖案化HM 1020可通過沉積HM層、通過微影術制程在HM層上形成圖案化光阻劑層以及經由圖案化光阻劑層蝕刻HM材料層以形成圖案化HM 1020而形成。

參考圖1及圖22，制造方法100進行至步驟142，此處經由開口1025及S/D特征850的部分移除ILD層910以形成源極/漏極(Source/Drain；S/D)接點溝槽1030。在當前實施例中，在溝槽蝕刻制程期間亦移除與S/D特征850的移除部分相關的多個頂部納米線316/316A。S/D區域730中的剩余S/D特征850稱作850R且其包含多個納米線316。在一些實施例中，形成S/D接點溝槽1030以使得此S/D接點溝槽1030的底部是由一個以上的S/D特征850R共享且因此其被稱為共用S/D溝槽。其側壁的下方部分是由磊晶包覆層855形成且其上方部分是由ILD層910形成。

溝槽蝕刻可包含濕式蝕刻、干式蝕刻，及/或其組合。作為實例，干式蝕刻制程可實施含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃及/或C₂F₆)、含氯氣體(例如，Cl₂、CHCl₃、CCl₄及/或BCl₃)、含溴氣體(例如，HBr及/或CHBr₃)、含碘氣體、其他適當氣體及/或等離子，及/或其組合。在形成共用S/D接點溝槽1030之后，通過蝕刻制程移除圖案化HM 1020。在第一圖案化HM 1020是光阻劑圖案的一個實例中，通過濕式剝除及/或等離子灰化移除圖案化HM 1020。

參考圖1、圖23A、圖23B、圖23C及圖23D，制造方法100進行至步驟144，此處在共用S/D接點溝槽1030中沉積導電層1045以形成源極/漏極(Source/Drain；S/D)導電金屬1050。當前，在沉積導電層1045之前，在S/D特征850R上形成硅化物層1042以減少接點電阻，如圖23A所示。因為硅化物層1042是在形成柵極堆疊1010之后形成，所以其稱為硅化物最后方案。沿著共用S/D接點溝槽1030的側壁在S/D 850R的頂表面上及在磊晶包覆層855上形成硅化物層1042。硅化物層1042可包含諸如硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉑、硅化鉺、硅化鈀，或其組合的材料。硅化物層1042可由諸如自對準硅化物(Salicide)的硅化作用形成，在此硅化作用中沉積金屬，在退火制程期間此金屬與硅反應，以及隨后通過蝕刻移除未反應金屬。具體而言，在金屬沉積之后，提升溫度以用于退火，以增強Si與金屬之間的反應，從而形成硅化物，最終可蝕刻去除未反應的金屬。取決于金屬材料及其他條件退火可為一個步驟或多個步驟的退火。或者，硅化物層1042可由包含硅化物沉積的程序形成，此硅化物沉積諸如CVD、PVD，或ALD。

如圖23B所示，隨后在共用S/D接點溝槽1030中填充導電層1045，以使得導電層1045在共用S/D接點溝槽1030內延伸至S/D特征850R。導電層1045可包含銅(Cu)、鋁(Al)、鎢(W)、銅、銅鎂(CuMn)、銅鋁(CuAl)或銅硅(CuSi)，及/或其他適當導電材料。S/D接點金屬1050可由PVD、CVD、金屬有機化學氣相沉積(MOCVD)，或電鍍形成。在一些實施例中，執行CMP制程以自ILD層910移除過多的導電層1045，以此方式提供與ILD層910的頂表面實質共面的頂表面。

元件200可執行為環繞式柵極(GAA)元件，HK/MG堆疊1010是在納米線316的多個側壁上形成。多柵極元件200是圖示于圖23A及圖23B中的等角視圖中以及圖23C(經由柵極結構1010沿著線BB-BB的橫剖面)、圖23D(沿著線A-A的橫剖面)、圖23E(經由S/D特征850R沿著線B-B的橫剖面)中的相對應橫剖面圖中。

在通道區域720中，如圖23C及圖23D所示，柵極介電層1014是設置于納米線316下方。在一些實施例中，柵極介電層1014環繞納米線316的每一者。然而，在其他實施例中，HK/MG堆疊1010(例如，柵極1016)的其他部分亦可設置于納米線316下方。頂部納米線316A具有大于其他納米線316的厚度。頂部納米線316A具有大于其他納米線316的厚度(直徑)。

在S/D區域730中，圖23D及圖23E中的元件200圖示具有磊晶包覆層855的S/D特征850R，此磊晶包覆層855設置于納米線316的多個表面上，同時內部間隔層840設置于納米線316之間。S/D特征850R包含多個納米線且納米線316的每一者延伸至通道區域720中，從而形成多通道、多S/D區域結構。S/D接點金屬1050(具有硅化物層1042)與S/D特征850R實體接觸。在一些實施例中，S/D接點金屬1050(具有硅化物層1042)與多個S/D特征850R接觸。S/D接點金屬1050(具有硅化物層1042)的下方部分與S/D特征850R的磊晶生長包覆層855實體接觸以及S/D接點金屬1050的上方部分與ILD層910實體接觸。在一些實施例中，內部間隔層840的部分將S/D接點金屬1050(具有硅化物層1042)與柵極介電層1012及1014分離。

圖23F、圖23G及圖23H圖示內部間隔層840自S/D區域730的大部分移除但保留于S/D區域730中的對通道區域720(如圖14D-圖14E所示)封閉的部分中的情形的元件200。S/D特征850R具有設置于納米線316的多個表面上、包含環繞于第二磊晶層316上的磊晶生長包覆層855。

可在制造方法100之前、期間及之后實施額外制程步驟，且可根據制造方法100的各種實施例代替或消除上述的一些制程步驟。

圖24所示是包含半導體元件3000的制造的半導體制造的制造方法2000。步驟2002至2030分別與制造方法100的步驟102至130中的上述內容相似。因此，關于步驟102至130的上文論述分別適用于步驟2002至2030。本揭示案在各種實施例中重復元件符號及/或字母。此重復是出于簡明性及清晰的目的，以致重復的元件符號及/或字母在各種實施例中指示相似的特征，除非以其他方式表明。

參考圖24及圖25，在形成S/D特征850之后，制造方法2000進行至步驟2032，此處蝕刻S/D特征850以形成共用源極/漏極(Source/Drain；S/D)臺面2210。在一些實施例中，在多個S/D特征850R上形成共用S/D臺面2210且其每一者包含多個納米線316。蝕刻制程可包含濕式蝕刻、干式蝕刻，及/或其組合。作為實例，干式蝕刻制程可實施含氯氣體(例如，Cl₂、CHCl₃、CCl₄及/或BCl₃)、含溴氣體(例如，HBr及/或CHBr₃)、含碘氣體，其他適當氣體及/或等離子，及/或其組合。

參考圖24及圖26，制造方法2000進行至步驟2034，此處移除CESL 860以進一步曝露共用S/D臺面2210的側壁。蝕刻制程可包含濕式蝕刻、干式蝕刻，及/或其組合。在實施例中，通過選擇濕式蝕刻移除CESL 860。

參考圖24及圖27，制造方法2000進行至步驟2036，此處在共用S/D臺面2210上形成硅化物層2220，包含環繞側壁2220。因為硅化物層2220是在形成最終柵極堆疊之前形成，所以其稱為硅化物最先方案。硅化物層2220在許多方面(包含本文所論述的材料)是與圖23A、圖23C及圖23D相關的上文討論的硅化物層1042相似地形成。

參考圖24及圖28，在基板210上，包含在硅化物層2220上形成另一CESL2240，制造方法2000進行至步驟3238。CESL 2240在許多方面是與圖16相關的上文討論的CESL 860相似地形成，包含其中所討論的材料。

步驟2040至2052是分別與制造方法100的步驟132至144中上文論述的步驟相似。因此，關于步驟132至144中的上文論述是分別適用于步驟2040至2052，除非在步驟2052中不存在硅化物層沉積。本揭示案在各種實施例中重復元件符號及/或字母。此重復是出于簡明性及清晰的目的，以致所重復的元件符號及/或字母在各種實施例中指示類似特征，除非以其他方式指明。

參考圖29A、圖29B、圖29C及圖29D，元件3000可執行為環繞式柵極(GAA)元件，HK/MG堆疊1010形成在多個納米線316上。多柵極元件3000是圖示于圖29A中的等角視圖中以及圖29B(經由柵極結構1010沿著線BB-BB的橫剖面)、圖29C(沿著線A-A的橫剖面)、圖29D(經由S/D特征850R沿著線B-B的橫剖面)中的相對應橫剖面圖中。

在通道區域720中，如圖29B及圖29C所示，柵極介電層1014是設置于納米線316下方。在一些實施例中，柵極介電層1014環繞納米線316的每一者。然而，在其他實施例中，HK/MG堆疊1010(例如，柵極1016)的其他部分亦可設置于納米線316下方。頂部納米線316A具有大于其他納米線316的厚度。頂部納米線316A具有大于其他納米線316的厚度(直徑)。

在S/D區域730中，圖29C及圖29D中的元件3000圖示具有磊晶生長包覆層855的S/D特征850R，此磊晶生長包覆層855設置于納米線316的多個表面上，同時內部間隔層840設置于納米線316之間。S/D特征850R包含多個納米線且納米線316的每一者延伸至通道區域720中，從而形成多通道、多S/D區域結構。在S/D特征850R上，包含沿著共用S/D臺面2210的側壁設置硅化物層2230。S/D接點金屬1050(具有硅化物層1042)的底部與S/D特征850R實體接觸。在一些實施例中，S/D接點金屬1050(具有硅化物層1042)的底部與多個S/D特征850R接觸。S/D接點金屬1050的側壁與ILD層910實體接觸。在一些實施例中，內部間隔層840的部分將S/D接點金屬1050(具有硅化物層1042)與柵極介電層1012及1014分離。

圖29E、圖29F及圖29G圖示內部間隔層840自S/D區域730的大部分移除但保留于S/D區域730中的對通道區域720(如圖14D-圖14E所示)封閉的部分中的情形的元件3000。S/D特征850R具有設置于納米線316的多個表面上、包含環繞于納米線316上的磊晶生長包覆層855。

可在制造方法2000之前、期間及之后實施額外制程步驟，且可根據制造方法2000的各種實施例代替或消除上述的一些制程步驟。

半導體元件200及3000可進一步遭受CMOS或MOS技術處理，以形成技術領域中已知的各種特征及區域。舉例而言，各種接點/通孔及多層在基板210上與特征(例如，夾層介電質)互連，經配置以連接半導體元件200及3000的各種特征或結構。

基于上文，可見本揭示案提供形成環繞式柵極、多源極/漏極區域結構的類的元件的元件及方法。元件設有環繞式硅化物S/D接點，此環繞式硅化物S/D接點具有硅化物最先(在形成最終柵極之前形成硅化物)方案及硅化物最后(在形成最終柵極之后形成硅化物)方案。元件亦設有納米線堆疊上的環繞式硅化物S/D接點。方法提供相當簡單且可行的制程整合。

根據本發明的多個實施例，一種多柵極元件包含源極/漏極特征以及導電特征。源極/漏極特征設置于基板上。源極/漏極特征包含第一納米線、設置于第一納米線上的第二納米線、設置于第一納米線及第二納米線上的包覆層以及自第一納米線延伸至第二納米線的間隔層。元件亦包含源極/漏極特征上直接設置的導電特征，以使得此導電特征與包覆層及間隔層實體接觸。

根據本發明的多個實施例，導電特征實體接觸第一納米線及第二納米線。

根據本發明的多個實施例，導電特征包含硅化物特征。

根據本發明的多個實施例，源極/漏極特征還包含第三納米線，其中第一納米線設置于第三納米線上方。

根據本發明的多個實施例，包覆層由第一納米線延伸至第二納米線。

根據本發明的多個實施例，多柵極元件還包含柵極特征，其鄰近源極/漏極特征。柵極特征包含第一納米線、第二納米線、第三納米線、柵極介電層、金屬柵極層以及間隔層。第三納米線設置于第二納米線上方。柵極介電層環繞第一納米線、第二納米線與第三納米線。金屬柵極層環繞柵極介電層，包含第一納米線、第二納米線與第三納米線。

根據本發明的多個實施例，間隔層將第一納米線由柵極介電層分離出，并將第二納米線由柵極介電層分離出。

根據本發明的多個實施例，還包含側壁間隔物，其沿著柵極特征的側壁且將柵極特征由導電特征分離出。

根據本發明的多個實施例，第三納米線的直徑大于第一納米線的直徑以及第二納米線的直徑。

根據本發明的多個實施例，一種多柵極元件包含設置于基板上的柵極特征。柵極特征包含第一納米線、設置于第一納米線的第二納米線、設置于第二納米線上的第三納米線以及圍繞第一、第二及第三納米線的柵極介電層。元件亦包含圍繞柵極介電層的金屬柵極層，此柵極介電層包含第一及第二納米線以及相鄰柵極特征的基板上所設置的源極/漏極特征。源極/漏極特征包含第一納米線、設置于第一納米線的第二納米線以及設置于第一納米線及第二納米線上的包覆層。元件亦包含源極/漏極特征上直接設置的導電特征，以使得導電特征與包覆層及第二納米線實體接觸。

根據本發明的多個實施例，多柵極元件還包含自第一納米線延伸至第二納米線的間隔層。

根據本發明的多個實施例，導電特征包含硅化物層，其實體接觸包覆層及第二納米線。

根據本發明的多個實施例，硅化物層接觸間隔層。

根據本發明的多個實施例，多柵極元件還包含鰭狀結構，其設置于基板上方。柵極特征設置于鰭狀結構上方。

根據本發明的多個實施例，多柵極元件還包含氧化物特征設置于鰭狀結構上方。源極/漏極特征設置于鰭狀結構上方，并被氧化物特征由鰭狀結構分離出。

根據本發明的多個實施例，第一納米線實體接觸氧化物特征。

根據本發明的多個實施例，第三納米線的直徑大于第一納米線的直徑以及第二納米線的直徑。

根據本發明的多個實施例，一種多柵極元件制造方法包含在基板上形成第一鰭及第二鰭。第一鰭及第二鰭具有源極/漏極區域。第一鰭及第二鰭是由第一磊晶層的堆疊形成。多柵極元件制造方法亦包含在第一鰭及第二鰭的第一磊晶層的每一者的至少兩個表面上生長第二磊晶材料，以在源極/漏極區域中形成共用源極/漏極特征。第二磊晶材料自第一鰭延伸至第二鰭。多柵極元件制造方法亦包含凹陷共用源極/漏極特征的上方部分，包含凹陷第一磊晶層的堆疊的上方部分。多柵極元件制造方法亦包含在凹陷的源極/漏極特征上形成硅化物層并在硅化物層上形成源極/漏極金屬。

根據本發明的多個實施例，在生長第二磊晶材料之前，于每兩個第一磊晶層之間插入間隔層。

根據本發明的多個實施例，多柵極元件制造方法還包含凹陷共用源極/漏極特征的一部分，包含凹陷第一磊晶層的堆疊的一部分，以形成共用源極/漏極溝槽，其中共用源極/漏極溝槽具有第二磊晶材料作為其側壁。多柵極元件制造方法亦包含在共用源極/漏極溝槽上方形成硅化物層，包含在第二磊晶材料上方沿著共用源極/漏極溝槽的側壁。多柵極元件制造方法亦包含在共用源極/漏極溝槽中形成源極/漏極金屬。

上文概述若干實施例的特征，使得熟悉此項技術者可更好地理解本揭示案的態樣。熟悉此項技術者應了解，可輕易使用本揭示案作為設計或修改其他制程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟悉此項技術者亦應認識到，此類等效結構并未脫離本發明的精神及范疇，且可在不脫離本揭示案的精神及范疇的情況下產生本文的各種變化、替代及更改。