半導體裝置的制作方法

技術領域

本公開的實施例涉及一種半導體裝置及其制造方法。

背景技術：

MOS晶體管的特征尺寸的減小已導致柵極長度和溝道長度的減小。期望增大柵極和溝道之間的電容，并提高MOS晶體管的操作特性。

氧化硅膜被廣泛用于柵極絕緣膜，但是隨著氧化硅膜厚度的減小，在電性質方面會有物理限制。因此，具有高介電常數的高k介電膜可以代替氧化硅膜。高k介電膜可以減少柵電極與溝道區之間的漏電流，同時保持薄的等效氧化物膜厚度。

此外，用作柵極材料的多晶硅具有比許多金屬大的電阻。因此，金屬柵電極可以代替多晶硅柵電極。

技術實現要素：

實施例涉及一種半導體裝置，所述半導體裝置包括：第一溝槽和第二溝槽；襯里圖案，分別沿著第一溝槽和第二溝槽的側表面的一部分并沿著第一溝槽和第二溝槽的底表面；逸出功金屬，分別在第一溝槽和第二溝槽中并在襯里圖案上；第一阻擋金屬，在第一溝槽中并在逸出功金屬上，并具有第一厚度；第二阻擋金屬，在第二溝槽中并在逸出功金屬上，并具有比第一厚度厚的第二厚度；以及第一填充金屬，在第一阻擋金屬上。

實施例還涉及一種半導體裝置，所述半導體裝置包括：第一溝槽和第二溝槽；襯里圖案，分別沿著第一溝槽和第二溝槽的側表面的一部分并沿著第一溝槽和第二溝槽的底表面；逸出功金屬，分別在第一溝槽和第二溝槽中并在襯里圖案上；阻擋金屬，在第一溝槽和第二溝槽中并在逸出功金屬上；填充金屬，在阻擋金屬上，其中，第一溝槽中的填充金屬的體積比第二溝槽中的填充金屬的體積大。

實施例還涉及一種半導體裝置，所述半導體裝置包括在基底上彼此相鄰的第一柵極和第二柵極。第一柵極可包括U形的第一襯里圖案、在第一襯里圖案上的第一逸出功金屬、在第一逸出功金屬上并具有比第一襯里圖案的上表面高的下表面的第一阻擋金屬和在第一阻擋金屬上的第一填充金屬。第二柵極可包括U形的第二襯里圖案、在第二襯里圖案上的第二逸出功金屬和在第二逸出功金屬上并具有比第二襯里圖案的上表面高的下表面的第二阻擋金屬。

附圖說明

通過參照附圖詳細地描述示例實施例，特征對于本領域技術人員而言將變得明顯，其中：

圖1示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖2示出根據一些示例實施例的為了解釋半導體裝置的閾值電壓而提供的圖示；

圖3示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖4示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖5示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖6示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖7示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖8示出根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖；

圖9示出根據一些示例實施例的為了解釋半導體裝置而提供的圖示；

圖10至圖21示出了視圖，這些視圖示出了根據一些示例實施例的為了解釋制造半導體裝置的方法而提供的中間制造步驟；

圖22和圖23示出了視圖，這些視圖示出了根據一些示例實施例的為了解釋制造半導體裝置的方法而提供的中間制造步驟；和

圖24示出根據一些示例實施例的包括半導體裝置的電子系統的框圖。

具體實施方式

在下文中，現在將參照附圖更充分地描述示例實施例；然而，示例實施例可以以不同形式實施，而不應該被解釋為局限于在此闡述的實施例。相反，提供這些實施例，以使得本公開將是徹底的和完整的，并將把示例性實施方式充分地傳達給本領域技術人員。

在附圖中，為了示出的清楚起見，可以夸大層和區域的尺寸。同樣的附圖標記始終表示同樣的元件。

將理解的是，當元件或層被稱作“連接到”或“結合到”另一元件或層時，該元件或層可以直接連接到或結合到另一元件或層，或者可以存在中間元件或中間層。相反，當元件被稱作“直接連接到”或“直接結合到”另一元件或層時，不存在中間元件或中間層。如在這里使用的，術語“和/或”包括一個或多個相關所列項的任意組合和所有組合。

還將理解的是，當層被稱作在另一層或基底“上”時，該層可以直接在另一層或基底上，或者也可以存在中間層。相反，當元件被稱作“直接在”另一元件“上”時，不存在中間元件。

將理解的是，盡管在這里可使用術語第一、第二等來描述不同的元件，但是這些元件不應該受這些術語的限制。這些術語僅是用來將一個元件與另一個元件區分開來。因此，例如，在不脫離本公開的教導的情況下，下面討論的第一元件、第一組件或第一部分可被稱作第二元件、第二組件或第二部分。

除非在這里另外指出或者明確地與上下文矛盾，否則在本公開的語境中(尤其在權利要求的語境中)術語“一個(種)”和“所述(該)”以及類似指示語的使用將被解釋為覆蓋單數和復數兩者。除非另外指明，否則術語“包括”、“具有”、“包含”和“含有”將被解釋為開放式術語(即，意指“包括，但不限于”)。

除非另外定義，否則在這里使用的所有技術術語和科學術語具有與本發明所屬領域的普通技術人員通常所理解的意思相同的意思。注意的是，除非另外說明，否則在這里提供的任意和全部示例或示例術語的使用僅意圖更好地說明本發明，而不是對本發明的范圍的限制。此外，除非另外定義，否則不可以過度解釋在通用字典中定義的所有術語。

在下文中，將參照圖1和圖2描述根據示例實施例的半導體裝置。

圖1是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖，圖2是根據一些示例實施例的為了解釋半導體裝置的閾值電壓而提供的圖示。

參照圖1和圖2，根據示例實施例的半導體裝置包括基底10、器件隔離膜11、層間絕緣膜20、間隔件21和22、高k介電膜31和32、襯里圖案41和42、逸出功金屬(work function metal，或稱為“功函數金屬”)51和52、阻擋金屬(barrier metal)61和62、填充金屬71和72以及覆蓋圖案81和82。

基底10可以是例如體硅或絕緣體上硅(SOI)。在另一個實施方式中，基底10可以是硅基底，或可以包括諸如硅鍺、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵的其它物質。在另一個實施方式中，基底10可以是其上形成有外延層的基體基底。

基底10可以包括第一區I和第二區II。第一區I和第二區II可以彼此連接或彼此分開。例如，第一區I可以是形成有N型晶體管的NFET區，第二區II可以是形成有P型晶體管的PFET區，反之亦然，盡管示例實施例不限于此。例如，第一區I和第二區II可以都為NFET區或PFET區。

根據示例實施例的基底10不僅可以包括平面晶體管，而且還可以包括鰭型圖案或線型圖案晶體管。在這種情況下，鰭型圖案可以包括諸如以硅或鍺為例的元素半導體材料。此外，基底10可以包括諸如以IV-IV族化合物半導體或III-V族化合物半導體為例的化合物半導體。

例如，以IV-IV族化合物半導體為例，鰭型圖案可以是包括碳(C)、硅(Si)、鍺(Ge)或錫(Sn)中的至少兩種或更多種的二元化合物或三元化合物，或者是摻雜有IV族元素的上述二元或三元化合物。

以III-V族化合物半導體為例，鰭型圖案可以是通過作為III族元素的鋁(Al)、鎵(Ga)或銦(In)中的一種或更多種與作為V族元素的磷(P)、砷(As)和銻(Sb)中的一種的組合形成的二元化合物、三元化合物和四元化合物中的一種。

器件隔離膜11可以限定基底10的有源區。因此，不同的有源區可以被器件隔離膜11分開。根據示例實施例，基底10的第一區I和第二區II可以被器件隔離膜11彼此分開。

器件隔離膜11可以包括絕緣膜。例如，器件絕緣膜11可以包括例如氧化硅、氮化硅、氮氧化硅或介電常數比氧化硅小的低k介電材料中的一種或更多種。例如，低k介電材料可以包括可流動氧化物(FOX)、Tonen silazen(TOSZ)、未摻雜的硅玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、等離子體增強正硅酸四乙酯(PETEOS)、氟硅酸鹽玻璃(FSG)、碳摻雜氧化硅(CDO)、干凝膠、氣凝膠、非晶氟化碳、有機硅酸鹽玻璃(OSG)、聚對二甲苯、雙-苯并環丁烯(BCB)、SiLK、聚酰亞胺、多孔聚合材料或它們的組合，但不限于此。

層間絕緣膜20可以形成在基底10和器件隔離膜11上。層間絕緣膜20可以包括在第一區I中的第一溝槽T1和在第二區II中的第二溝槽T2。層間絕緣膜20可以通過堆疊兩個或更多個絕緣膜而形成。如所示出的，第一間隔件21和第二件間隔件22可以分別形成在第一溝槽T1和第二溝槽T2的側壁上，基底10可以設置在第一溝槽T1和第二溝槽T2的底表面上。然而，示例實施例不限于上面給出的示例。

例如，層間絕緣膜20可以包括例如氧化硅、氮化硅、氮氧化硅或介電常數比氧化硅小的低k介電材料中的一種或更多種。

第一間隔件21可以形成第一溝槽T1的側壁。例如，第一間隔件21可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO₂)、氧碳氮化硅(SiOCN)或它們的組合中的一種或更多種。

第二間隔件22可以形成第二溝槽T2的側壁。例如，第二間隔件22可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO₂)、氧碳氮化硅(SiOCN)或它們的組合中的一種或更多種。

第一高k介電膜31可以沿著第一溝槽T1的側壁和底表面共形地形成。第一高k介電膜31可以完全地覆蓋第一溝槽T1的側壁。因此，第一高k介電膜31的上表面的最上部的高度可以與第一間隔件21的上表面的高度相同。然而，示例實施例不限于上面給出的示例。

第二高k介電膜32可以沿著第二溝槽T2的側壁和底表面共形地形成。第二高k介電膜32可以完全地覆蓋第二溝槽T2的側壁。因此，第二高k介電膜32的上表面的最上部的高度可以與第二間隔件22的上表面的高度相同。然而，示例實施例不限于上面給出的示例。

第一高k介電膜31和第二高k介電膜32可以包括具有比氧化硅膜的介電常數高的介電常數的高k介電材料。例如，高k介電膜31、32可以包括從HfSiON、HfO₂、ZrO₂、Ta₂O₅、TiO₂、SrTiO₃、(Ba,Sr)TiO₃等的組中選擇的材料。這樣的高k介電膜31、32可以根據意圖形成的裝置的類型而形成為合適的厚度。

盡管圖1中沒有示出，但是在一些示例實施例中，在高k介電膜31、32與基底10之間可以包括界面膜。界面膜可以沿著溝槽T1、T2的底表面形成。界面膜可以起到防止基底10與高k介電膜31、32之間的缺陷界面的作用。界面膜可以包括諸如氧化硅膜(k為大約4)或氮氧化硅膜(根據氧元素和氮元素的含量，k為大約4至8)的介電常數(k)為9或更低的低介電材料層。在另一個實施方式中，界面膜可以由硅酸鹽或上面列舉的膜的組合形成。

第一襯里圖案41可以形成在第一溝槽T1中。第一襯里圖案41可以形成在第一高k介電膜31上。第一襯里圖案41可以沿著第一高k介電膜31的上表面形成。第一高k介電膜31的上表面可以沿著第一溝槽T1的底表面和側表面形成，因此，第一襯里圖案41也可以具有這樣的形狀，其沿著第一溝槽T1的底表面和側表面形成。

第一襯里圖案41可以僅覆蓋第一高k介電膜31的上表面的一部分。因此，第一襯里圖案41可以僅沿著第一溝槽T1的側表面的一部分形成。因此，第一襯里圖案41可以形成為U形，但是第一襯里圖案41的上表面的最上部可以低于第一高k介電膜31的上表面的最上部形成。

第二襯里圖案42可以形成在第二溝槽T2中。第二襯里圖案42可以形成在第二高k介電膜32上。第二襯里圖案42可以沿著第二高k介電膜32的上表面形成。第二高k介電膜32的上表面可以沿著第二溝槽T2的底表面和側表面形成，因此，第二襯里圖案42也可以具有這樣的形狀，其沿著第二溝槽T2的底表面和側表面形成。

第二襯里圖案42可以僅覆蓋第二高k介電膜32的上表面的一部分。因此，第二襯里圖案42可以僅沿著第二溝槽T2的側表面的一部分形成。因此，第二襯里圖案42可以形成為U形，但是第二襯里圖案42的上表面的最上部可以低于第二高k介電膜32的上表面的最上部形成。

第一襯里圖案41和第二襯里圖案42可以包括例如TiN、TaC、TaN、TiSiN、TaTiN或TaSiN中的一種或更多種。

第一襯里圖案41和第二襯里圖案42可以形成為彼此相同的形狀。這里使用的表述“相同”表示通過同一工藝形成，還指包含微小差別的概念。

第一襯里圖案41可以包括第一下襯里圖案41a和第一上襯里圖案41b。第一下襯里圖案41a可以共形地形成在第一高k介電膜31上，第一上襯里圖案41b可以共形地形成在第一下襯里圖案41a上。第一下襯里圖案41a和第一上襯里圖案41b可以通過同一工藝被蝕刻，使得它們的上表面的最上部具有彼此相同的水平。

例如，第一下襯里圖案41a可以包括TiN，并可以根據意圖形成的裝置的類型而形成為合適的厚度。例如，第一上襯里圖案41b可以包括TaN，并可以根據意圖形成的裝置的類型而形成為合適的厚度。如圖1所示，第一下襯里圖案41a和第一上襯里圖案41b可以彼此獨立，但是所述兩個圖案可形成為單個膜。

第二襯里圖案42可以包括第二下襯里圖案42a和第二上襯里圖案42b。第二下襯里圖案42a可以共形地形成在第二高k介電膜32上，第二上襯里圖案42b可以共形地形成在第二下襯里圖案42a上。第二下襯里圖案42a和第二上襯里圖案42b可以通過同一工藝被蝕刻，使得它們的上表面的最上部具有彼此相同的水平。

例如，第二下襯里圖案42a可以包括TiN，并可以根據意圖形成的裝置的類型而形成為合適的厚度。例如，第二上襯里圖案42b可以包括TaN，并可以根據意圖形成的裝置的類型而形成為合適的厚度。

第一逸出功金屬51可以形成在第一溝槽T1中，以部分地填充第一溝槽T1。第一逸出功金屬51可以形成在第一高k介電膜31和第一襯里圖案41上。第一逸出功金屬51可以形成為覆蓋第一襯里圖案41的上表面。如所示出的，第一逸出功金屬51可以形成為T形。因此，第一逸出功金屬51的側表面的下部可以接觸第一襯里圖案41，但是第一逸出功金屬51的側表面的上部可以接觸第一高k介電膜31。

第二逸出功金屬52可以形成在第二溝槽T2中，以部分地填充第二溝槽T2。第二逸出功金屬52可以形成在第二高k介電膜32和第二襯里圖案42上。第二逸出功金屬52可以形成為覆蓋第二襯里圖案42的上表面。如所示出的，第二逸出功金屬52可以形成為T形。因此，第二逸出功金屬52的側表面的下部可以接觸第二襯里圖案42，但是第二逸出功金屬52的側表面的上部可以接觸第二高k介電膜32。

第一逸出功金屬51和第二逸出功金屬52可以具有相同的形狀，并可以包括彼此相同的材料。在這種情況下，第一逸出功金屬51和第二逸出功金屬52起到調整晶體管的逸出功的作用。第一逸出功金屬51和第二逸出功金屬52可以是例如N型逸出功金屬、P型逸出功金屬或它們的組合。第一逸出功金屬51和第二逸出功金屬52可以是從例如TiN、TaN、TiAl、TiAlN、TaC、TiC和HfSi的組選擇的材料。

第一阻擋金屬61可以形成在第一溝槽T1中，以部分地填充第一溝槽T1。第一阻擋金屬61可以沿著第一溝槽T1的側壁的一部分并沿著第一逸出功金屬51的上表面共形地形成。第一阻擋金屬61可以包括隨后將被第一填充金屬71填充的凹陷。關于形成凹陷的進一步的細節在下文闡述。第一阻擋金屬61可以包括例如Ti、Ta、TiN、TaN、TiTaN或TiTaCN中的一種或更多種。

第二阻擋金屬62可以形成在第二溝槽T2中，以部分地填充第二溝槽T2。第二阻擋金屬62可以沿著第二溝槽T2的側壁的一部分并沿著第二逸出功金屬52的上表面共形地形成。第二阻擋金屬62可以包括隨后將被第二填充金屬72填充的凹陷。關于形成凹陷的進一步的細節在下文闡述。第二阻擋金屬62可以包括例如Ti、Ta、TiN、TaN、TiTaN或TiTaCN中的一種或更多種。

第一填充金屬71可以填充(例如，完全地填充)第一阻擋金屬61中的凹陷。第一填充金屬71可以形成在第一阻擋金屬61上。第一填充金屬71的上表面的高度可以與第一阻擋金屬61的上表面的最上部的高度在相同的水平上。

第二填充金屬72可以填充(例如，完全地填充)第二阻擋金屬62中的凹陷。第二填充金屬72可以形成在第二阻擋金屬62上。第二填充金屬72的上表面的高度可以與第二阻擋金屬62的上表面的最上部的高度在相同的水平上。

填充金屬71、72可以包括例如W、WN、Al、AlF、Ru或Co中的一種或更多種。在本示例實施例中，填充金屬71、72是具有比諸如TiN的氮化物的電阻低的電阻的材料，并可以有助于形成晶體管的柵電極的低電阻。

第一阻擋金屬61的厚度(B1)可以比第二阻擋金屬62的厚度(B2)薄。厚度B1和B2可以在高度方向上確定。第一填充金屬71的厚度(F1)可以比第二填充金屬72的厚度(F2)厚。厚度F1和F2可以在高度方向上確定。第一阻擋金屬61和第一填充金屬71占據的面積和/或體積可以與第二阻擋金屬62和第二填充金屬72占據的面積和/或體積相同。例如，高度之和B1+F1可以與B2+F2相同。在實施方式中，隨著阻擋金屬61、62變得相對更薄，填充金屬71、72可以變得相對更厚。例如，填充金屬71和阻擋金屬61的組合厚度可基本上等于填充金屬72和阻擋金屬62的組合厚度。

參照圖2，在本示例實施例中，晶體管的閾值電壓可以隨著阻擋金屬61、62的厚度B1、B2變得更厚而增大。在圖2中，水平軸代表相對于阻擋金屬61、62的厚度B1和厚度B2的PMOS晶體管的柵極電壓，豎直軸代表根據阻擋金屬61、62的厚度B1和厚度B2的PMOS晶體管的柵極方向上的電容。

當阻擋金屬61、62的厚度由B1增大到B2時，平帶電壓可以升高，從而導致閾值電壓的增大。因此，閾值電壓可以根據阻擋金屬61、62的厚度B1、B2的厚度調整而調整。

逸出功金屬51、52內的調整材料可以與填充金屬71、72的前體材料(precursor material)結合。因此，用于沉積填充金屬71、72而形成的前體材料可以穿過阻擋金屬61、62以與逸出功金屬51、52內的調整材料相結合。前體材料與逸出功金屬51、52內的調整材料的這種結合可以引起晶體管的閾值電壓改變。

例如，逸出功金屬51、52可以包括逸出功金屬51、52內的逸出功調整材料，晶體管的閾值電壓可以根據這樣的調整材料的活化程度而變化。由于如上所述，逸出功金屬51、52的調整材料與填充金屬71、72的前體結合，所以逸出功金屬51、52的調整材料的活化程度可以被調整。因此，隨著在填充金屬71、72的前體與逸出功金屬51、52的調整材料之間有更多的結合，閾值電壓的調整可以更小。

因此，阻擋金屬61、62的厚度B1、B2可以用于調整填充金屬71、72的前體與逸出功金屬51、52的調整材料之間的結合程度。因此，隨著阻擋金屬61、62的厚度B1、B2變得更厚，將會使填充金屬71、72的前體與逸出功金屬51、52的調整材料的彼此結合更加困難。因此，對于PFET，隨著阻擋金屬61、62的厚度B1、B2變得更厚，將會使填充金屬71、72的前體與逸出功金屬51、52的調整材料的結合更加困難，導致逸出功金屬51、52的更強的調整。因此，閾值電壓可以相對地增大。相反，對于NFET，閾值電壓可以減小。

隨著阻擋金屬61、62的厚度B1、B2變得更薄，將會使填充金屬71、72的前體與逸出功金屬51、52的調整材料的彼此結合更加容易。因此，對于PFET，隨著阻擋金屬61、62的厚度變得更薄，將會使填充金屬71、72的前體與逸出功金屬51、52的調整材料的結合更加容易，導致逸出功金屬51、52的更弱的調整。因此，閾值電壓可以相對地減小。相反，對于NFET，閾值電壓可以增大。

覆蓋圖案81、82可以形成在阻擋金屬61、62和填充金屬71、72上。覆蓋圖案81、82可以填充(例如，完全地填充)第一溝槽T1和第二溝槽T2。覆蓋圖案81、82的側表面可以接觸高k介電膜31、32。例如，覆蓋圖案81、82可以包括氮化硅，但是不限于此。

如圖1中所示，可以存在第二填充金屬72。在其它示例實施例中，可以不包括第二填充金屬72，而存在第一填充金屬71。因此，在一些示例中，與第一阻擋金屬61的厚度B1相比，第二阻擋金屬62的厚度B2可以增大，從而不留用于在其中形成第二填充金屬72的空間，例如，沒有凹陷。例如，厚度F2可以是零，厚度B1與F1的和可以與B2相同。

根據本示例實施例，可以通過調整距高k介電膜31、32的底部相對較遠距離的阻擋金屬61、62的厚度B1、B2而不是調整距高k介電膜31、32的底部相對較近距離的逸出功金屬51、52來精確地調整晶體管的閾值電壓。因此，可以防止圖案化過程中對高k介電膜31、32的損壞，也可以設定更精確的閾值電壓。

在下文中，將參照圖3對一些示例實施例進行描述。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1和圖2的半導體裝置描述的元件或操作重復的元件或操作。

圖3是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖。

參照圖3，第一逸出功金屬51的厚度W1和第二逸出功金屬52的厚度W2可以彼此不同。然而，在其它實施例中，例如，參照圖1，第一逸出功金屬51的厚度W1可以基本等于第二逸出功金屬52的厚度W2。晶體管的閾值電壓可以根據逸出功金屬51、52的厚度W1、W2和阻擋金屬61、62的厚度B1、B2來調整。因此，使用兩個可變因素(例如，厚度W1和B1，和/或厚度W2和B2)，可以實現更精確的閾值電壓設定。此外，與調整阻擋金屬61、62的厚度B1、B2相比，調整逸出功金屬51、52的厚度W1、W2可以提供更大的閾值電壓變化。因此，可以通過基于逸出功金屬51、52的厚度W1、W2執行大致的閾值電壓設定，隨后執行阻擋金屬61、62的厚度B1、B2的額外厚度調整而執行更精確的閾值電壓設定。在實施方式中，厚度之和W1+B1+F1可以與厚度之和W2+B2+F2相同，即，基本相等。

在下文中，將參照圖4對一些示例實施例進行描述。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1的半導體裝置描述的元件或操作重復的元件或操作。

圖4是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖。

參照圖4，第一阻擋金屬61可以部分地填充第一溝槽T1。在這種情況下，第一阻擋金屬61可以是平坦的形狀，而不是U形。因此，第一阻擋金屬61的上表面可以在同一水平上。因此，第一填充金屬71可以形成在第一阻擋金屬61上，并具有恒定的厚度F1。

第二阻擋金屬62可以部分地填充第二溝槽T2。在這種情況下，第二阻擋金屬62可以是平坦的形狀，而不是U形。因此，第二阻擋金屬62的上表面可以在同一水平上。因此，第二填充金屬72可以形成在第二阻擋金屬62上，并具有恒定的厚度F2。

根據一些示例實施例，阻擋金屬61、62不形成凹陷。因此，填充金屬71、72可以使用有助于防止產生氣隙并且還有效地填充第一溝槽T1和第二溝槽T2的工藝來形成。因此，可以使加工錯誤最小化。

在下文中，將參照圖5描述一些示例實施例。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1至圖4的半導體裝置描述的元件或操作重復的元件或操作。

圖5是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖。

參照圖5，襯里圖案41、42的上表面的最上部與逸出功金屬51、52的上表面可以在同一水平上。因此，逸出功金屬51、52可以具有具備直的側表面的形狀，而不是T形。

根據示例實施例，通過一次性地執行襯里圖案41、42與逸出功金屬51、51的圖案化，從而減少加工中的廢物，并且還使對下面的高k介電膜31、32的損壞最小化，由此可以提供具有增強的性能的半導體裝置。

在下文中，將參照圖6對一些示例實施例進行描述。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1至圖5的半導體裝置描述的元件或操作重復的元件或操作。

圖6是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖。

參照圖6，逸出功金屬51、52可以沿著襯里圖案41、42的上表面共形地形成。因此，阻擋金屬61、62也可以沿著逸出功金屬51、52的上表面共形地形成。接下來，填充金屬71、72可以形成為T形以便填充未被阻擋金屬61、62填充而留下的部分。

根據示例實施例，由于逸出功金屬51、52以相對更薄的厚度形成，因此阻擋金屬61、62和填充金屬71、72的面積或體積可以相對增大。因此，閾值電壓的調整范圍可以擴大。

在下文中，將參照圖7和圖9對一些示例實施例進行描述。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1至圖6的半導體裝置描述的元件或操作重復的元件或操作。

圖7是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖，圖9是根據一些示例實施例的為了解釋半導體裝置而提供的圖示。

參照圖7和圖9，可以另外包括在第二高k介電膜32上的第一稀土金屬膜92。第一稀土金屬膜92可以沿著第二高k介電膜32的上表面共形地形成。如圖7所示，可以形成第二襯里圖案42、第二逸出功金屬52、第二阻擋金屬62、第二填充金屬72和第二覆蓋圖案82。

第一稀土金屬膜92可以包括例如LaO、Y₂O₃或LaSiO中的一種或更多種。參照圖9的圖示，B3+LaO代表添加有第一稀土金屬膜92的晶體管。添加第一稀土金屬膜92可以有助于額外地調整閾值電壓。

由于可以不僅基于阻擋金屬61、62的厚度，還根據第一稀土金屬膜92的存在與不存在來調整閾值電壓，因此可以用增大的精確度來形成根據示例實施例的半導體裝置。

在下文中，將參照圖8和圖9對一些示例實施例進行描述。為了簡潔起見，將盡可能簡要地提及或者省略與上文參照圖1至圖7的半導體裝置描述的元件或操作重復的元件或操作。

圖8是根據一些示例實施例的為了解釋半導體裝置而提供的剖視圖。

參照圖8和圖9，基底10包括第一區至第三區I-III。第一區I和第二區II可以不具有存在于其中的第二稀土金屬膜93，而第三區III可具有存在于其中的第二稀土金屬膜93。

第一區I可以具有形成在其中的第一襯里圖案41、第一逸出功金屬51、第一阻擋金屬61、第一填充金屬71和第一覆蓋圖案81，第二區II可以具有形成在其中的第二襯里圖案42、第二逸出功金屬52、第二阻擋金屬62、第二填充金屬72和第二覆蓋圖案82。第三區III可以具有第三襯里圖案43(例如，包括層43a和43b)、第三逸出功金屬53、第三阻擋金屬63、第三填充金屬73、第三覆蓋圖案83和第二稀土金屬膜93。

在這種情況下，第一阻擋金屬61的厚度B1、第二阻擋金屬62的厚度B2和第三阻擋金屬63的厚度B3可以彼此不同或相同。此外，第一填充金屬71的厚度F1、第二填充金屬72的厚度72和第三填充金屬73的厚度F3也可以彼此不同或相同。

參照圖9，示出了各自包括阻擋金屬61-63(分別具有厚度B1、B2和B3)和第二稀土金屬膜93的晶體管的電壓電容曲線。因此，可以確定，隨著阻擋金屬61、62、63的厚度B1、B2、B3變得更厚并且當存在第二稀土金屬膜93時，閾值電壓可以增大(即，在PFET的示例中)。

在下文，將參照圖1和圖10至圖21解釋根據一些示例實施例的制造半導體裝置的方法。為了簡潔起見，將盡可能簡要地提及或者省略與上文描述的半導體裝置的元件或操作重復的半導體裝置的元件或操作。

圖10至圖21是示出根據一些示例實施例的為了解釋制造半導體裝置的方法而提供的中間制造步驟的視圖。

參照圖10，在基底10上形成虛設柵極絕緣膜24、25和虛設柵電極26、27。

基底10可以包括第一區I和第二區II。第一區I可以具有形成在其中的第一溝槽T1、第一間隔件21、第一虛設柵極絕緣膜24和第一虛設柵電極26。第二區II可以具有形成在其中的第二溝槽T2、第二間隔件22、第二虛設柵極絕緣膜25和第二虛設柵電極27。

虛設柵極絕緣膜24、25可以沿著第一溝槽T1和第二溝槽T2的底表面形成。虛設柵電極26、27可以分別完全地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖11，去除虛設柵電極26、27和虛設柵極絕緣膜24、25，并形成預高k介電膜31p、32p、襯里膜41p、42p(可以分別包括層41bp和41ap以及42bp和42ap)以及填充膜45p。

預高k介電膜31p、32p可以沿著第一溝槽T1和第二溝槽T2的底表面和側表面并沿著層間絕緣膜20的上表面共形地形成。襯里膜41p、42p可以沿著預高k介電膜31p、32p的上表面形成。填充膜45p可以完全地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖12，通過部分地去除襯里膜41p、42p和填充膜45p形成襯里圖案41p、42p和填充圖案45a、45b。

襯里圖案41p、42p的上表面的最上部與填充圖案45a、45b的上表面可以在同一水平上。如所示出的，襯里圖案41p、42p和填充圖案45a、45b可以部分地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖13，通過去除填充圖案45a、45b而形成第一凹陷R1和第二凹陷R2。

可以通過去除在第一溝槽T1中的填充圖案45a而形成第一凹陷R1。另外，可以通過去除在第二溝槽T2中的填充圖案45b而形成第二凹陷R2。

接下來，參照圖14，形成預逸出功金屬50p以填充第一溝槽T1和第二溝槽T2。

可以形成預逸出功金屬50p以填充第一溝槽T1和第二溝槽T2，并覆蓋在第一溝槽T1和第二溝槽T2外部的預高k介電膜31p、32p的上表面。

接下來，參照圖15，通過部分地去除預逸出功金屬50p而形成逸出功金屬51、52。

第一逸出功金屬51可以形成在第一溝槽T1中，第二逸出功金屬52可以形成在第二溝槽T2中。逸出功金屬51、52的上表面可以高于襯里圖案41、42的上表面。逸出功金屬51、52可以部分地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖16，形成第一預阻擋金屬60ap、60bp。

第一預阻擋金屬60ap、60bp可以共形地沿著逸出功金屬51、52的上表面并沿著第一溝槽T1和第二溝槽T2的側壁形成在第一溝槽T1和第二溝槽T2中。此外，第一預阻擋金屬60ap、60bp也可以形成在位于第一溝槽T1和第二溝槽T2外部的層間絕緣膜20上。在這種情況下，在第一區I和第二區II中，第一預阻擋金屬60ap、60bp的厚度B0可以相同。

第一預阻擋金屬60ap、60bp可以通過例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或低壓化學氣相沉積(LPCVD)中的一種或更多種而形成，但不限于此。

接下來，參照圖17，在第二區II中形成阻擋膜65。

阻擋膜65在第二區II中可以覆蓋第一預阻擋金屬60bp，但是在第一區I中可以暴露第一預阻擋金屬60ap。阻擋膜65可以通過例如光致抗蝕劑等被圖案化。

接下來，參照圖18，從第一區I去除第一預阻擋金屬60ap，并從第二區II去除阻擋膜65。

因此，在第一區I中可以暴露第一逸出功金屬51。相反，在仍然保留第一預阻擋金屬60bp的第二區II中，可以不暴露第二逸出功金屬52。

接下來，參照圖19，形成第二預阻擋金屬61p、62p。

可以通過在留下的第一預阻擋金屬60bp上額外地沉積預阻擋金屬而形成第二預阻擋金屬61p、62p。因此，第二預阻擋金屬61p、62p可以具有彼此不同的在第一區I中的厚度B1和在第二區II中的厚度B2。

接下來，參照圖20，形成預填充金屬70p。

預填充金屬70p可以完全地填充第一溝槽T1和第二溝槽T2。預填充金屬70p可以形成在第二預阻擋金屬61p、62p上。因為第二預阻擋金屬61p、62p的厚度在第一溝槽T1和第二溝槽T2中變化，所以預填充金屬70p也可以在第一溝槽T1和第二溝槽T2中具有不同的面積或體積。

接下來，參照圖21，通過部分地去除第二預阻擋金屬61p、62p和預填充金屬70p而形成阻擋金屬61、62和填充金屬71、72。

阻擋金屬61、62和填充金屬71、72可以不完全填充第一溝槽T1和第二溝槽T2。因此，第三溝槽T3可以形成在第一溝槽T1中，第四溝槽T4可以形成在第二溝槽T2中。

接下來，參照圖1，形成填充(例如，完全填充)第三溝槽T3和第四溝槽T4的覆蓋圖案81、82。因此，第一溝槽T1和第二溝槽T2可以被完全地填充。

在下文中，將參照圖5、圖10、圖22和圖23解釋根據一些示例實施例的制造半導體裝置的方法。在下面的描述中，為了簡潔起見，將不描述或盡可能簡要地描述與上面已經描述的半導體裝置和制造半導體裝置的方法重復的半導體裝置和制造半導體裝置的方法。

圖22和圖23是示出根據一些示例實施例的為了解釋制造半導體裝置的方法而提供的中間制造步驟的視圖。

下文的描述僅參照圖22，關于圖10的描述將被省略，因為它與上面已經提供的描述相同。參照圖22，去除虛設柵電極26、27和虛設柵極絕緣膜24、25，并形成預高k介電膜31、32、襯里膜41p、42p和預逸出功金屬50p。

預高k介電膜31、32可以沿著第一溝槽T1和第二溝槽T2的底表面和側表面并沿著層間絕緣膜20的上表面共形地形成。襯里膜41p、42p可以沿著預高k介電膜31、32的上表面形成。預逸出功金屬50p可以完全地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖23，通過部分地去除襯里膜41p、42p和預逸出功金屬50p而形成襯里圖案41p、42p和逸出功金屬51、52。

襯里圖案41p、42p和逸出功金屬51、52可被一次性地圖案化，因此具有同一水平的暴露的上表面。襯里圖案41p、42p和逸出功金屬51、52可以部分地填充第一溝槽T1和第二溝槽T2。

接下來，參照圖5，依次形成阻擋金屬61、62、填充金屬71、72和覆蓋圖案81、82。

根據示例實施例的制造半導體裝置的方法在溝槽內部一次性地執行圖案化工藝，因此減少對高k介電膜31、32的損壞和加工中的廢物。因此，可以提供最大化的制造工藝效率。

圖24是根據一些示例實施例的包括半導體裝置的電子系統的框圖。

參照圖24，根據示例實施例的電子系統1100可以包括控制器1110、輸入/輸出(I/O)裝置1120、存儲裝置1130、接口1140和總線1150。控制器1110、I/O裝置1120、存儲裝置1130和/或接口1140可以通過總線1150彼此連接。總線1150與數據傳輸所經過的路徑對應。

控制器1110可以包括例如微處理器、數字信號處理器、微控制器或能執行與上面提到的裝置的功能相似的功能的邏輯裝置中的一種或更多種。I/O裝置1120可以包括小鍵盤、鍵盤、顯示裝置等。存儲裝置1130可以存儲數據和/或命令。接口1140可以執行發送數據到通信網絡或從通信網絡接收數據的功能。接口1140可以是有線的或無線的。例如，接口1140可以包括天線或有線/無線收發器。盡管未示出，但是電子系統1100可以額外地包括被配置為增強控制器1110的操作的操作存儲器，例如高速動態隨機存取存儲器(DRAM)和/或靜態隨機存取存儲器(SRAM)。根據示例實施例的鰭型場效應晶體管(FET)可以設置在存儲裝置1130內，或設置為控制器1110或I/O裝置1120的一部分。

電子系統1100可應用于例如個人數字助理(PDA)、便攜式計算機、網絡平板、無線電話、移動電話、數字音樂播放器、存儲卡或其它電子產品，例如，能夠在無線環境中發送和/或接收數據的裝置。

如上文描述的，實施例可以提供能夠減少對柵電極結構的損壞并且/或者精確地調整閾值電壓(Vth)的半導體裝置。

實施例還可提供用于制造半導體裝置的方法，其中，所述方法可減少對柵電極結構的損壞并且/或者能精確地調整閾值電壓(Vth)。

已經在這里公開了示例實施例，雖然使用了特定術語，但是僅以普遍性的和描述性的含義來使用并解釋這些術語，而非出于限制的目的。在一些情況下，如截止到本申請提交時的本領域普通技術人員將清楚的，除非另有特別指示，否則結合具體實施例描述的特征、特性和/或元件可以單獨使用，或者可以與結合其它實施例描述的特征、特性和/或元件組合使用。因此，本領域技術人員將理解的是，在不脫離如在權利要求中闡述的本發明的精神和范圍的情況下，可以做出形式上和細節上的各種變化。