本發明的實施例總體涉及半導體領域，更具體地，涉及集成芯片及其形成方法。
背景技術：
閃存是可以進行電擦除和重新編程的電子非易失性計算機存儲介質。該閃存用于各種各樣的電子器件和設備(如，消費性電子產品、汽車等)。常見的閃存單元類型包括疊柵式存儲單元和分柵式存儲單元。與疊柵式存儲單元相比，分離柵極存儲單元具有一些優點，諸如更低的功耗、更高的注入效率、更不易受短溝道效應的影響以及對過擦除的不敏感性。
技術實現要素：
根據本發明的一個方面，提供了一種集成芯片，包括：阱區，設置在半導體襯底的上表面內；多個上部電極，在通過第一介電層與所述半導體襯底垂直分隔開的位置處布置在所述半導體襯底的上方；一個或多個下部電極，從所述多個上部電極之間垂直延伸至嵌于所述阱區內的位置處；以及電荷捕獲介電層，布置在所述半導體襯底與所述一個或多個下部電極之間以及布置在所述多個上部電極與所述一個或多個下部電極之間。
根據本發明的另一方面，提供了一種集成芯片，包括：阱區，設置在半導體襯底的上表面內；多個上部電極，在通過第一介電層與所述半導體襯底垂直分隔開的位置處布置在所述半導體襯底上方；一個或多個下部電極，交錯位于所述多個上部電極之間并且布置在延伸至所述阱區中的溝槽內；電荷捕獲介電層，具有三層結構，所述電荷捕獲介電層將所述一個或多個下部電極與所述阱區以及與所述多個上部電極分隔開；以及其中，所述多個上部電極、所述電荷捕獲介電層以及所述一個或多個下部電極具有垂直對齊的上表面。
根據本發明的又一方面，一種形成集成芯片的方法，包括：在半導體襯底內形成阱區；在所述阱區上方形成多個上部電極；根據所述多個上部電極選擇性地蝕刻所述阱區以形成將所述多個上部電極橫向分隔開的一個或多個溝槽；在所述一個或多個溝槽內并且沿所述多個上部電極的側壁形成電荷捕獲介電層；以及在所述一個或多個溝槽內形成一個或多個下部電極，其中，所述一個或多個下部電極通過所述電荷捕獲介電層與所述阱區以及與所述多個上部電極分隔開。
附圖說明
當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。
圖1示出了包括所公開的叉指電容器的集成芯片的一些實施例。
圖2示出了包括所公開的叉指電容器的集成芯片的一些附加實施例。
圖3示出了包括所公開的叉指電容器和分柵式閃存單元的集成芯片的一些附加實施例。
圖4示出了包括所公開的叉指電容器、分柵式閃存單元、以及邏輯器件的集成芯片的一些替代實施例。
圖5至圖16示出了示出形成包括所公開的叉指電容器的集成芯片的方法的截面圖的一些實施例。
圖17示出了形成包括所公開的叉指電容器的集成芯片的方法的一些實施例。
圖18示出了形成包括所公開的叉指電容器的集成芯片的方法的一些附加實施例。
具體實施方式
以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。以下描述組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。而且，本發明在各個實例中可以重復參考數字和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關系。
而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應的解釋。
嵌入式存儲器在現代的集成芯片中已變為常見。嵌入式存儲器是與邏輯功能(如，處理器或asic)位于同一集成芯片管芯上的電子存儲器。一種常見的嵌入式存儲器類型是嵌入式閃存。嵌入式閃存單元包括布置在閃存單元的第一和第二源極/漏極區之間的選擇柵極。閃存單元還包括布置在選擇柵極旁邊的控制柵極。控制柵極通過電荷捕獲介電層與選擇柵極間隔開。
可以通過對選擇柵極和控制柵極施加電壓，將數據寫入這樣的閃存單元。現代的閃存通常需要高壓(如，電壓大于或約等于14v)來實現擦除和編程操作。為了實現這樣的高壓，可以使用集成電荷泵。集成電荷泵使用電容器來存儲電荷，然后釋放電荷以實現高壓。通常，在集成電荷泵電路中使用平面電容器，諸如pip(多晶硅-多晶硅層間介電質-多晶硅)電容器、mim(金屬-絕緣體-金屬)或mom(金屬-氧化物-金屬)電容器。然而，這種電容器的形成使用額外的掩模和額外的工藝步驟，這導致閃存技術中更高的成本。
在一些實施例中，本公開涉及能夠與分柵式閃存單元一起形成并且提供每單位面積高電容的叉指電容器及其形成方法。在一些實施例中，叉指電容器包括設置在半導體襯底的上表面內的阱區。多個溝槽從該半導體襯底的上表面垂直延伸至阱區內的位置。下部電極布置在多個溝槽內。該下部電極通過沿多個溝槽的內表面布置的電荷捕獲介電層而與阱區分隔開。多個上部電極在通過電荷捕獲介電層與下部電極橫向分隔開以及通過第一介電層與阱區垂直分隔開的位置處布置在半導體襯底上方。
圖1示出了包括所公開的叉指電容器101的集成芯片100的一些實施例。
該集成芯片100包括設置在半導體襯底102的上表面102u內的阱區104。阱區104具有比半導體襯底102更高的摻雜濃度。在一些實施例中，阱區104可具有第一摻雜類型(例如，n型)，而半導體襯底102可具有不同于第一摻雜類型的第二摻雜類型(例如，p型)。第一介電層106布置在阱區104上方。在一些實施例中，第一介電層106與阱區104的上表面直接接觸。
多個上部電極112布置在半導體襯底102上方。該多個上部電極112通過第一介電層106與阱區104垂直間隔開。多個下部電極108橫向交錯地位于多個上部電極112之間。多個下部電極108從半導體襯底102的上表面102u之上垂直地延伸至延伸到阱區104中的溝槽內，使得多個下部電極108嵌于阱區104內。
電荷捕獲介電層110將該多個下部電極108與阱區104分隔開。電荷捕獲介電層110從阱區104內延伸至沿多個上部電極112的側壁的位置處，使得電荷捕獲介電層110將該多個下部電極108與多個上部電極112橫向分隔開。在一些實施例中，上部電極112、下部電極108、以及電荷捕獲介電層110可具有垂直對齊(例如，沿線114)的平坦上表面。
多個下部電極108電連接在一起，并且多個上部電極112電連接至阱區104以在多個下部電極108與多個上部電極112和阱區104之間形成電勢差。由于多個下部電極108延伸至嵌于阱區104內的位置處，因此該多個下部電極實現了使得叉指電容器101提供每單位面積高電容的高縱橫比(例如，大高寬比)。
圖2示出了包括所公開的叉指電容器201的集成芯片200的一些替代實施例。
該集成芯片200包括設置在半導體襯底102內的阱區104。在一些實施例中，一個或多個隔離結構202可鄰近阱區104布置在半導體襯底102內。例如，該一個或多個隔離結構202包括介電材料，諸如氧化物。在一些實施例中，該一個或多個隔離結構202可包括從半導體襯底102的上表面向外突出的淺溝槽隔離(sti)區。
第一介電層106在阱區104上方設置在半導體襯底102上。在一些實施例中，第一介電層106可包括氧化物。多個上部電極112設置在第一介電層106上方。在一些實施例中，多個上部電極112可與第一介電層106的上表面直接接觸。多個下部電極108橫向布置在多個上部電極112之間。該多個下部電極108從多個上部電極112之間垂直延伸至嵌入阱區104內的位置處。在一些實施例中，多個下部電極108具有圓形底部表面。在一些實施例中，例如，多個上部電極112和多個下部電極108可包括導電材料，諸如摻雜的多晶硅或金屬(例如，鋁)。
多個上部電極112包括一個或多個橫向布置在外部電極112a與112c之間的內部電極112b。在一些實施例中，側壁間隔件206沿外部電極112a和112c的第一側壁布置。電荷捕獲介電層204沿外部電極112a和12c的第二側壁、以及沿一個或多個內部電極112b的相對兩個側壁布置，使得電荷捕獲介電層204將該多個上部電極112與多個下部電極108橫向分隔開。電荷捕獲介電層204還沿多個下部電極108的側壁和下表面布置，使得電荷捕獲介電層204將多個下部電極108與阱區104分隔開。在一些實施例中，多個上部電極112、電荷捕獲介電層204、側壁間隔件206以及多個下部電極108具有垂直對齊的平坦上表面。
在一些實施例中，電荷捕獲介電層204可包括三層結構。在一些實施例中，該三層結構可包括ono結構，該結構具有第一氧化物層204a、接觸第一氧化物層204a的氮化物204b，以及接觸氮化物層204b的第二氧化物層204c。在其他的實施例中，該三層結構可包括氧化物-納米點-晶體-氧化物(onco)結構，該結構具有第一氧化物層、接觸第一氧化物層的多個量子點，以及接觸第一氧化層和多個量子點的第二氧化物層。
下部硅化物層208在橫向鄰接第一介電層106的位置處布置在阱區104上。上部硅化物層210布置在多個下部電極108上方以及多個上部電極112上方。在一些實施例中，上部硅化物層210可包括按照電荷捕獲介電層204而間隔開的多個區段。在一些實施例中，下部硅化物層208和上部硅化物層210包括硅化鎳。
在一些實施例中，接觸蝕刻停止層214沿側壁間隔件206垂直地延伸并且在下部硅化物層208和隔離結構202上方橫向地延伸。第一層間介電(ild)層216布置在接觸蝕刻停止層214上方。該接觸蝕刻停止層214將第一ild層216與側壁間隔件206橫向分隔開并且將第一ild層216與下部硅化物層208和隔離結構202垂直地間隔開。在一些實施例中，第二介電層212可布置在接觸蝕刻停止層214與隔離結構202之間。在一些實施例中，第二介電層212可為與第一介電層106相同的材料。
上述多個下部電極108電連接至第一電壓電勢v1，而上述多個上部電極112和阱區104電連接至第二電壓電勢v2。第一電壓電勢v1與第二電壓電勢v2之間的差別生成了多個下部電極108與多個上部電極112和阱區104之間的電勢差。電勢差生成延伸跨過電荷捕獲介電層204的電場。電場將使具有第一符號的電荷(如，正電荷)聚集在多個下部電極108上，而使具有相反第二符號的電荷(如，負電荷)聚集在多個上部電極112和阱區104上。電荷的電勢將能量儲存在叉指電容器201中。
圖3示出了包括所公開的叉指電容器201的集成芯片300的一些替代實施例。
集成芯片300包括通過隔離結構202與電容器區302b分隔開的嵌入式閃存區302a。該電容器區302b包括具有橫向交錯在多個上部電極112之間的多個下部電極108。該多個下部電極108通過電荷捕獲介電層204與多個上部電極112以及與阱區104分隔開。側壁間隔件304沿多個上部電極112的外側壁設置，該多個上部電極112布置在多個下部電極108與隔離結構202之間。在一些實施例中，側壁間隔件304可包括第一側壁間隔件304a和第二側壁間隔件304b。例如，第一側壁間隔件304a和第二側壁間隔件304b可包括氮化物(例如，sin)。
嵌入式閃存區302a包括通過隔離結構202與叉指電容器201橫向分隔開的一個或多個分柵式閃存單元306a、306b。在一些實施例中，嵌入式閃存區302a包括一對分柵式閃存單元，該對閃存單元具有第一分柵式閃存單元306a和第二分柵式閃存單元306b。在一些實施例中，第一分柵閃存單元306a和第二分柵式閃存單元306b關于對稱軸互為鏡像。
分柵式閃存單元306a、306b分別包括橫向布置在設置于半導體襯底102內的多個源極/漏極區308之間的控制柵極電極312和選擇柵極電極310。多個源極/漏極區308在半導體襯底102內垂直延伸深度ds/d，其小于電容器區302b中的阱區104的深度dw。柵極介電層314垂直布置在半導體襯底102與控制柵極電極312之間。控制柵極電極312通過附加的電荷捕獲介電層204'(例如，一個ono層)與選擇柵極電極310分隔開，其中附加的電荷捕獲介電層204'具有包括橫向部件和垂直部件的“l”形。附加的電荷捕獲介電層204'的橫向部件將控制柵極電極312與半導體襯底102垂直分隔開。在一些實施例中，附加的電荷捕獲介電層204'的橫向部件可通過柵極介電層314與半導體襯底102分隔開。
附加的側壁間隔件304'沿著控制柵極電極312的與選擇柵極電極310相對的側壁設置。附加的側壁間隔件304'從控制柵極電極312的上表面垂直延伸至柵極介電層314。在一些實施例中，側壁間隔件304可包括第一側壁間隔件304a和第二側壁間隔件304b。
下部硅化物層208布置在源極/漏極區308上。下部硅化物層208橫向鄰接柵極介電層314。上部硅化物層210布置在控制柵極電極312和選擇柵極電極310上方。在一些實施例中，接觸蝕刻停止層214橫向在下部硅化物層208上方并且沿附加的側壁間隔件304'布置，而第一層間介電(ild)層216布置在接觸蝕刻停止層214上。在一些實施例中，第一ild層216可以包括低k介電層、超低k介電層、極低k介電層和/或二氧化硅層。在一些實施例中，第一ild層216具有在上部硅化物層210下方的平坦上表面。在一些實施例中，第一ild層216的平坦上表面與多個下部電極108、多個上部電極112、控制柵極電極312，以及選擇柵極電極310的上表面垂直對齊。
第二層間介電(ild)層316位于第一ild層216上方。在一些實施例中，第二ild層316可包括低k介電層、超低k介電層、極低k介電層和/或二氧化硅層。包括導電材料的多個接觸件318垂直延伸穿過ild層316以鄰接下部硅化物層208和上部硅化物層610。在一些實施例中，多個接觸件318可包括金屬，諸如鎢、銅和/或鋁。
圖4示出了包括所公開的叉指電容器201的集成芯片400的一些替代實施例。
集成芯片400包括布置在嵌入式閃存區302a與邏輯區402之間的電容器區302b。電容器區302b通過布置在半導體襯底102內的一個或多個隔離結構202與嵌入式閃存區302a以及與邏輯區402分隔開。嵌入式閃存區302a包括以上所述的多個分柵式閃存單元306。電容器區302b包括以上所述的叉指電容器201。
邏輯區402包括多個晶體管器件403a、403b。多個晶體管器件403a、403b分別包括橫向布置在設置于半導體襯底102內的源極/漏極區404之間的柵極結構407。側壁間隔件412布置在柵極結構407的相對兩側上。在一些實施例中，側壁間隔件412可包括第一側壁間隔件412a和第二側壁間隔件412b。在一些實施例中，布置在半導體襯底102內的漏極延伸區406可從源極/漏極區404向外突出直至位于側壁間隔件412下面。
在一些實施例中，邏輯區402可包括具有nmos晶體管器件403a的nmos區402a和/或具有pmos晶體管器件403b的pmos區402b。在一些實施例中，nmos晶體管器件403a包括高k金屬柵極晶體管，該高k金屬柵極晶體管具有高k柵極介電層408和上覆的nmos金屬柵極電極410a。在一些實施例中，pmos晶體管器件403b包括高k金屬柵極晶體管，該高k金屬柵極晶體管具有高k柵極介電層408和上覆的pmos金屬柵極電極410b。nmos金屬柵極電極410a具有與pmos金屬柵極電極不同的功函。在一些實施例中，高k柵極電介質層408可包括例如：氧化鉿(hfo)、硅酸鉿(hfsio)、氧化鉿鋁(hfalo)或氧化鉿鉭(hftao)。在一些實施例中(未示出)，該高k介電柵極層408可包括底部高溫氧化物層和上面的高k介電層。
圖5至圖16示出了示出形成具有叉指電容器的集成芯片的方法的截面圖500至1600的一些實施例。
如圖5的截面圖500所示，提供半導體襯底102。在各個實施例中，半導體襯底102可以包括任何類型的半導體主體(例如，硅/cmos體、sige、soi等)，諸如半導體晶圓或位于晶圓上的一個或多個管芯，以及形成在晶圓上和/或與晶圓相關的其他任何類型的半導體和/或外延層。
第一介電層502(如，sio2)形成在半導體襯底102上方。在一些實施例中，第一介電層502包括氧化物(如，sio2)，通過熱工藝或通過沉積工藝(如，化學汽相沉積(cvd)、物理汽相沉積(pvd)、原子層沉積(ald)等)的方法形成該氧化物。在第一介電層502上方形成第一掩模層504。在一些實施例中，第一掩模層504可包括氮化硅層。半導體襯底102根據第一掩模層504被選擇性地蝕刻以形成隔離溝槽，隔離溝槽隨后被絕緣材料填充以在半導體襯底102內形成一個或多個隔離結構202。隔離結構202橫向地分隔嵌入式閃存區302a、電容器區302b以及邏輯區402。
如圖6的截面圖600所示，實施第一注入工藝。該第一注入工藝根據第二掩模層604選擇性地將第一摻雜物602(例如，硼、磷等)注入半導體襯底102中。在一些實施例中，第二掩模層604可包括第一介電層504。在其他實施例中，第二掩蔽層604可包括光刻膠層。第一摻雜物602在半導體襯底102內形成阱區606。在一些實施例中，在第一注入工藝完成后，可通過將半導體襯底102暴露至升高的溫度將摻雜物602驅散至半導體襯底102中。在形成阱區606之后，可去除第一介電層502。
如圖7的截面圖700所示，在半導體襯底102上方形成第二介電層701(例如，氧化物)。第一電極層702形成在第二介電層701上方，并且硬掩模層704形成在第一電極層702上方。在一些實施例中，第一電極層702可包括摻雜的多晶硅。在一些實施例中，硬掩模層704可包括氮化硅(sin)。
第一電極層702和硬掩模層704基本被圖案化以限定多個選擇柵極堆疊件708和多個上部電極堆疊件710。在一些實施例中，可根據光刻工藝來圖案化硬掩模層704。在這樣的實施例中，第一電極層702在未被硬掩模層704掩蓋的區域中選擇性地暴露于蝕刻劑以形成多個選擇柵極堆疊件708和多個上部電極堆疊件710。
該多個選擇柵極堆疊件708分別包括選擇柵極電極310和上面的硬掩模層704。該多個上部電極堆疊件710分別包括上部電極112和上面的硬掩模層704。在圖案化之后，氧化物層706可生長到多個選擇柵極堆疊件708和多個上部電極堆疊件710的外部表面上。在一些實施例中，氧化物層706可通過沉積工藝(例如，cvd、pvd、ald等)生長。氧化層706被配置為在隨后的蝕刻工藝期間保護多個上部電極堆疊件710。
如圖8的截面圖800所示，在半導體襯底102上方形成第三掩模層802。在一些實施例中，第三掩模層802可包括光刻膠層。在形成第三掩模層802之后，實施第一蝕刻工藝。第一蝕刻工藝使阱區104暴露至第一蝕刻劑810，第一蝕刻劑810被配置為蝕刻第二介電層701和阱區104以形成延伸至位于上部電極112之間的阱區104中的多個溝槽806。
如圖9的截面圖900所示，形成電荷捕獲介電層902。在嵌入式閃存區302a內，電荷捕獲介電層902形成在選擇柵極堆疊件708的相對兩側上。在一些實施例中，嵌入式閃存區302a內的電荷捕獲介電層902可具有“l”形狀，其橫段與第二介電層701直接接觸。在電容器區302b中，電荷捕獲介電層902形成在多個上部電極堆疊件710的相對兩側上。在一些實施例中，電荷捕獲介電層902可具有在上部電極堆疊件710與隔離結構202之間的“l”形狀和在相鄰的上部電極堆疊件710之間的“u”形狀。電荷捕獲介電層902襯墊多個溝槽806的內部表面。
第二電極層904形成在電荷捕獲介電層902的橫向表面上。在嵌入式閃存302a內，第二電極層904形成控制柵極電極312。在電容器區302b內，第二電極層904形成延伸至多個溝槽806中的下部電極108。在一些實施例中，第二電極層904可包括通過沉積工藝(如，cvd、pvd、ald等)所形成的摻雜的多晶硅或金屬。可在第二電極層904上方形成硬掩模層906。
如圖10的截面圖1000所示，實施第二蝕刻工藝。第二蝕刻工藝選擇性地將電荷捕獲介電層902、第二電極層904，以及硬掩模層906暴露至第二蝕刻劑1002。在嵌入式閃存區302a內，第一蝕刻劑1002去除第一控制柵極堆疊件708a與第二控制柵極堆疊件708b之間的電荷捕獲介電層902、第二電極層904，以及硬掩模層906。在電容器區302b內，第二蝕刻劑1002去除上部電極112與隔離結構202之間的電荷捕獲介電層902、第二電極層904，以及硬掩模層906。在各個實施例中，第二蝕刻劑1002包括干蝕刻(如，使用四氟化碳(cf4)、六氟化硫(sf6)、三氟化氮(nf3)等的等離子體蝕刻)。
如在圖11的截面圖1100中所示，在嵌入式閃存區302a中以及在電容器區302b中在半導體襯底102上方形成第四掩模結構1102。在一些實施例中，第四掩模結構1102可包括通過旋涂或其他適當的技術形成在半導體襯底102上方的barc(底部抗反射涂層)。在其他實施例中，第四掩蔽結構1102可包括光刻膠層。
在形成第四掩模結構1102之后，實施第三蝕刻工藝。第三蝕刻工藝選擇性地將第一電極層(圖10的702)和硬掩模層(圖10的704)暴露至第三蝕刻劑1104。第二蝕刻劑1104被配置為選擇性地去除第一電極層(圖10的702)和硬掩模層(圖10的704)在邏輯區402內的部分以限定犧牲柵極堆疊件1106a和1106b。犧牲柵極堆疊件1106a和1106b分別包括犧牲多晶硅層1108和上面的犧牲硬掩模層1110。第一側壁間隔件層1112可沿犧牲柵極堆疊件1106a和1106b的側壁形成。在一些實施例中，第一側壁間隔件層1112可包括通過沉積工藝所形成的氧化物(如，sio2)或氮化物(如，sin)。
如在圖12的截面圖1200中所示，第二側壁間隔件1202可沿選擇柵極堆疊件708和上部電極堆疊件710的側壁形成。第三側壁間隔件層1204可隨后沿選擇柵極堆疊件708、上部電極堆疊件710、以及犧牲柵極堆疊件1106a和1106b的側壁形成。在一些實施例中，第二側壁間隔件層1202和第三側壁間隔件層1204可包括通過沉積工藝所形成的氧化物(如，sio2)或氮化物(如，sin)。
源極/漏極區308和404隨后分別形成在嵌入式閃存區302a內以及邏輯區402內。源極/漏極區308和404可通過第二注入工藝形成，第二注入工藝用摻雜物1206(諸如硼(b)或磷(p))選擇性地注入半導體襯底102。隨后摻雜物1206可被驅入半導體襯底102中。源極/漏極區308和404在半導體襯底102中延伸小于阱區104的深度的深度。
如在圖13的截面圖1300中所示，實施第一硅化工藝以在阱區104以及源極/漏極區308和404的上表面上形成下部硅化物層208。在一些實施例中，可通過沉積鎳層然后執行熱退火工藝(例如，快速熱退火)以形成包括鎳的下部硅化物層208來執行第一硅化工藝。
然后沿線1302實施第一平坦化工藝。第一平坦化工藝從垂直地位于控制柵極電極312、上部電極112和犧牲多晶硅層1108上面的位置處去除硬掩模層和電荷捕獲層。在一些實施例中，第一平坦化工藝可包括化學機械拋光(cmp)工藝。
如在圖14的截面圖1400中所示，接觸蝕刻停止層214形成在半導體襯底102上方，并且第一層間介電(ild)層216形成在接觸蝕刻停止層214上。在一些實施例中，接觸蝕刻停止層214可包括通過沉積工藝(如，cvd、pvd等)形成的氮化硅。在一些實施例中，第一ild層216可包括通過沉積工藝(例如，cvd、pvd等)形成的低k電介質層。
如圖15的截面圖1500所示，沿線1502實施第二平坦化工藝。第二平坦化工藝從垂直地位于控制柵極電極312、上部電極112和犧牲多晶硅層(圖14的1108)上面的位置處去除接觸蝕刻停止層214的部分和第一ild層216的部分。在一些實施例中，第二平坦化工藝可包括化學機械拋光(cmp)工藝。
隨后實施替換柵極工藝。該替換柵極工藝去除犧牲多晶硅層，并且使用沉積技術(例如，化學汽相沉積、物理汽相沉積等)在替代犧牲多晶硅層的位置處形成高k柵極介電層408。使用沉積技術將金屬柵極電極410沉積在高k柵極介電層408上方。在一些實施例中，nmos金屬柵極電極410a可形成在高k柵極介電層410上方以在nmos區402a內形成nmos晶體管器件。在一些實施例中，pmos金屬柵極電極410b可形成在高k柵極介電層410上方以在pmos區402b內形成pmos晶體管器件。nmos金屬柵極電極410a具有與pmos金屬柵極電極410b不同的功函。
然后實施第二硅化工藝以在控制柵極電極312、選擇柵極電極310、上部電極112以及下部電極108的上表面上形成上部硅化物層210。在一些實施例中，可通過沉積鎳層并且然后執行熱退火工藝(例如，快速熱退火)以形成包括鎳的上硅化物層210來實施第二硅化工藝。
如圖16的截面圖16所示，接觸件318形成在覆蓋第一ild層216的第二層間介電(ild)層316內。接觸件318可通過以下步驟來形成：選擇性地蝕刻第二ild層316以形成開口，隨后在開口中沉積導電材料。在一些實施例中，例如，導電材料可包括鎢(w)或氮化鈦(tin)。
圖17示出了形成具有叉指電容器的集成芯片的方法1700的一些實施例的流程圖。
盡管本文將所公開的方法(如，方法1700和1800)示出并描述為一系列的步驟或事件，但是應該意識到，所示出的這樣的步驟或事件的順序不應該被理解為限制的意思。例如，一些步驟可以以不同的順序出現和/或與除了本文示出和/或描述的步驟或事件之外的其他的步驟或事件同時出現。此外，并非所有示出的步驟對于實施本文中描述的一個或多個方面或實施例都是必需的。此外，可在一個或多個分離的步驟和/或階段中執行本文中所述的一個或多個步驟。
在步驟1702中，在半導體襯底內形成阱區。
在步驟1704中，在阱區上方形成多個上部電極。
在步驟1706中，根據多個上部電極選擇性地蝕刻阱區以形成將多個上部電極橫向分隔開的一個或多個溝槽。
在步驟1708中，電荷捕獲介電層在一個或多個溝槽內并且沿上部電極的側壁形成。
在步驟1710中，在一個或多個溝槽內形成下部電極。下部電極通過電荷捕獲介電層與阱區以及與上部電極分隔開。
圖18示出了形成具有叉指電容器的集成芯片的方法1800的一些附加實施例的流程圖。盡管描述方法1800與圖5至圖16有關，但是應該理解，方法1800不限于這樣的結構，而是可以作為獨立于結構的方法單獨存在。
在步驟1802中，在半導體襯底中形成隔離結構以將電容器區與嵌入式閃存區以及邏輯區分隔開。圖5示出了對應于步驟1802的截面圖500的一些實施例。
在步驟1804中，在電容器區內形成阱區。圖6示出了對應于步驟1804的截面圖600的一些實施例。
在步驟1806中，在半導體襯底上方形成第一電極層和硬掩模層。圖7示出了對應于步驟1806的截面圖700的一些實施例。
在步驟1808中，圖案化第一電極層和硬掩模層以在嵌入式閃存區內限定多個上部電極堆疊件以及在嵌入式閃存區內限定選擇柵極堆疊件。該多個上部電極堆疊件包括上部電極和上覆的硬掩模層。該多個選擇柵極堆疊件包括選擇柵極電極和上覆的硬掩模層。圖7示出了對應于步驟1808的截面圖700的一些實施例。
在步驟1810中，在電容器區內選擇性地蝕刻半導體襯底以形成一個或多個溝槽。該一個或多個溝槽橫向地位于多個上部電極堆疊件之間并且垂直地延伸到阱區內。圖8示出了對應于步驟1810的截面圖800的一些實施例。
在步驟1812中，電荷捕獲介電層在一個或多個溝槽內并且沿選擇柵極堆疊件和上部電極堆疊件的側壁形成。圖9示出了對應于步驟1812的截面圖900的一些實施例。
在步驟1814中，形成控制柵極和下部電極。控制柵極在與選擇柵極分隔開的位置處形成，并且上部電極在一個或多個溝槽內形成。圖9至圖10示出了對應于步驟1814的截面圖900的一些實施例。
在步驟1816中，第一電極層和硬掩模層在邏輯區內被圖案化以限定犧牲柵極堆疊件。該犧牲柵極堆疊件包括選擇柵極電極和上面的硬掩模層。圖11示出了對應于步驟1816的截面圖1100的一些實施例。
在步驟1818中，源極/漏極區形成在嵌入式閃存區和邏輯區內。圖12示出了對應于步驟1818的截面圖1200的一些實施例。
在步驟1820中，在阱區上方以及在源極區/漏極區上方形成下部硅化層。圖13示出了對應于步驟1820的截面圖1300的一些實施例。
在步驟1822中，實施第一平面化工藝以去除硬掩模層。圖13示出了對應于步驟1822的截面圖1300的一些實施例。
在步驟1824中，在半導體襯底上方形成接觸蝕刻停止層和第一層間介電(ild)層。圖14示出了對應于步驟1822的截面圖1400的一些實施例。
在步驟1826中，實施第二平面化工藝以去除接觸蝕刻停止層的部分和第一ild層的部分。圖15示出了對應于步驟1826的截面圖1500的一些實施例。
在步驟1828中，在上部電極、下部電極、選擇柵極和控制柵極上方形成上部硅化層。圖15示出了對應于步驟1828的截面圖1500的一些實施例。
在步驟1830中，接觸件形成在第二層間介電(ild)層內，第二層間介電層形成在第一ild層上方。圖16示出了對應于步驟1830的截面圖1500的一些實施例。
因此，本公開涉及能夠沿分柵式閃存單元形成并且提供每單位面積高電容的叉指電容器，以及其形成方法。
在一些實施例中，本發明涉及一種集成芯片。該集成芯片包括設置在半導體襯底的上表面內的阱區。多個上部電極在與半導體襯底通過第一介電層垂直分隔開的位置處布置在半導體襯底上方。一個或多個下部電極從多個上部電極之間垂直延伸至嵌入阱區內的位置。電荷捕獲介電層布置在半導體襯底與上述一個或多個下部電極之間以及上述多個上部電極與上述一個或多個下部電極之間。
在一些實施例中，所述電荷捕獲介電層包括：第一氧化物層；氮化物層，接觸所述第一氧化物層；以及第二氧化物層，接觸所述氮化物層。
在一些實施例中，該集成芯片還包括：下部硅化物層，在與所述一個或多個下部電極橫向偏移的位置處布置在所述阱區的上表面上。
在一些實施例中，該集成芯片還包括：上部硅化物層，布置在所述多個上部電極和所述一個或多個下部電極上的。
在一些實施例中，該集成芯片還包括：側壁間隔件，通過所述多個上部電極與所述一個或多個下部電極橫向分隔開。
在一些實施例中，該集成芯片還包括：分柵式閃存單元，通過隔離結構與所述多個上部電極橫向間隔開，其中，所述分柵式閃存單元包括選擇柵極電極，所述選擇柵極電極通過柵極介電層與所述半導體襯底垂直分隔開并且通過附加的電荷捕獲層與控制柵極電極橫向分隔開。
在一些實施例中，該集成芯片還包括：多個源極/漏極區，設置在所述半導體襯底內且位于所述選擇柵極電極的相對兩側；其中，所述多個源極/漏極區在所述半導體襯底內垂直延伸至第一深度；以及其中，所述阱區在所述半導體襯底內延伸至大于所述第一深度的第二深度。
在一些實施例中，該集成芯片還包括：第二介電層，布置在所述隔離結構上方并且包括與所述第一介電層相同的材料。
在一些實施例中，該集成芯片還包括：接觸蝕刻停止層，布置在所述阱區上方；第一層間介電(ild)層，布置在所述接觸蝕刻停止層的上方；以及其中，所述接觸蝕刻停止層、所述第一ild層、所述一個或多個上部電極以及所述多個下部電極具有垂直對齊的平坦上表面。
在一些實施例中，所述一個或多個下部電極電連接在一起，并且所述多個上部電極電連接至所述阱區。
在一些實施例中，所述多個上部電極、所述電荷捕獲介電層以及所述一個或多個下部電極具有垂直對齊的上表面。
在其他實施例中，本發明涉及一種集成芯片。該集成芯片包括設置在半導體襯底的上表面內的阱區。多個上部電極在與半導體襯底通過第一介電層垂直分隔開的位置處布置在半導體襯底上方。一個或多個下部電極在多個上部電極之間交錯并且布置在延伸到阱區中的溝槽內。具有三層結構的電荷捕獲介電層將上述一個或多個下部電極與阱區以及與上述多個上部電極分隔開。多個上部電極、電荷捕獲介電層、以及一個或多個下部電極具有垂直對齊的上表面。
在一些實施例中，該集成芯片還包括：下部硅化物層，在與所述一個或多個下部電極橫向偏移的位置處布置在所述阱區的上表面上。
在一些實施例中，該集成芯片還包括：分柵式閃存單元，通過隔離結構與所述多個上部電極橫向間隔開，其中，所述分柵式閃存單元包括選擇柵極電極，所述選擇柵極電極通過柵極介電層與所述半導體襯底垂直分隔開并且通過附加的電荷捕獲層與控制柵極電極橫向分隔開。
在一些實施例中，該集成芯片還包括：多個源極/漏極區，設置在所述半導體襯底內且位于所述選擇柵極電極的相對兩側；其中，所述多個源極/漏極區在所述半導體襯底內垂直地延伸至第一深度；以及其中，所述阱區在所述半導體襯底內延伸至大于所述第一深度的第二深度。
在一些實施例中，所述一個或多個下部電極電連接在一起，并且所述多個上部電極電連接至所述阱區。
在一些實施例中，該集成芯片還包括：接觸蝕刻停止層，布置在所述阱區上方；第一層間介電(ild)層，布置在所述接觸蝕刻停止層上方；以及其中，所述接觸蝕刻停止層、所述第一ild層、所述多個上部電極以及所述一個或多個下部電極具有垂直對齊的平坦上表面。
在又一個實施例中，本發明涉及一種形成集成芯片的方法。該方法包括在半導體襯底內形成阱區。該方法進一步包括在阱區上方形成多個上部電極。該方法包括根據多個上部電極選擇性地蝕刻阱區以形成將多個上部電極橫向分隔開的一個或多個溝槽。該方法包括在一個或多個溝槽內并且沿上部電極的側壁形成電荷捕獲介電層。該方法包括在一個或多個溝槽內形成一個或多個下部電極，其中一個或多個下部電極通過電荷捕獲介電層與阱區以及與多個上部電極分隔開。
在一些實施例中，該方法還包括：在嵌入式閃存區內形成選擇柵極電極，所述嵌入式閃存區通過設置在所述半導體襯底內的隔離結構與所述一個或多個溝槽橫向分隔開；形成附加的電荷捕獲介電層以具有沿所述選擇柵極電極的側壁延伸的垂直區段和橫向區段；以及在所述電荷捕獲介電層的所述橫向區段的上方形成控制柵極電極。
在一些實施例中，所述電荷捕獲介電層包括：第一氧化物層；氮化物層，接觸所述第一氧化物層；以及第二氧化物層，接觸所述氮化物層。
以上論述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹的實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替代以及改變。