具有柵極堆疊件的半導體器件結構的結構和形成方法與流程

本發明的實施例涉及集成電路器件，更具體地，涉及具有柵極堆疊件的半導體器件結構的結構和形成方法。

背景技術：

半導體集成電路(IC)工業已經經歷了快速增長。IC材料和設計中的技術進步已經產生了多代IC。每一代都比上一代具有更小和更復雜的電路。

在IC演化過程中，功能密度(即，每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線))已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。

然而，這些進步已經增加了處理和制造IC的復雜性。由于部件尺寸不斷減小，制造工藝不斷地變得更加難以實施。因此，形成尺寸越來越小的可靠的半導體器件是一個挑戰。

技術實現要素：

本發明的實施例提供了一種半導體器件結構，包括：半導體襯底；柵極堆疊件，位于所述半導體襯底上方，其中，所述柵極堆疊件包括柵極介電層和功函層，并且所述柵極介電層位于所述半導體襯底和所述功函層之間；以及鹵素源層，其中，所述柵極介電層位于所述半導體襯底和所述鹵素源層之間。

本發明的實施例還提供了一種半導體器件結構，包括：半導體襯底；柵極堆疊件，位于所述半導體襯底上方，其中，所述柵極堆疊件包括柵極介電層、覆蓋層以及功函層，并且所述覆蓋層位于所述柵極介電層和所述功函層之間；以及鹵素摻雜區域，位于所述覆蓋層內。

本發明的又一實施例提供了一種用于形成半導體器件結構的方法，包括：在半導體襯底上方形成柵極介電層；在所述柵極介電層上方形成覆蓋層；在所述柵極介電層上方形成鹵素源層；以及在所述覆蓋層上方形成功函層。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖1D是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的立體圖。

圖2A至圖2D是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。

圖3是根據一些實施例的半導體器件結構的截面圖。

圖4是根據一些實施例的半導體器件結構的截面圖。

圖5A至圖5B是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。

圖6是根據一些實施例的半導體器件結構的截面圖。

圖7是根據一些實施例的半導體器件結構的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。此外，本發明可在各個實施例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。

描述了本發明的一些實施例。圖1A至圖1D是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的立體圖。圖2A至圖2D是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。在一些實施例中，圖2A至圖2D中的一些截面圖對應于沿著圖1B至圖1D中的線I-I截取的截面圖。在圖1A至圖1D或圖2A至圖2D中描述的階段之前、期間和/或之后可以提供額外的操作。對于不同的實施例，可以替換或消除所描述的一些階段。可以向半導體器件結構添加額外的部件。對于不同的實施例，可以替換或消除以下所描述的一些部件。

如圖1A和圖2A所示，根據一些實施例，在半導體襯底100上方形成包括鰭結構120的一個或多個鰭結構。在一些實施例中，半導體襯底100是諸如半導體晶圓的塊狀半導體襯底。例如，半導體襯底100是硅晶圓。半導體襯底100可以包括硅或諸如鍺的另一元素半導體材料。在一些其它實施例中，半導體襯底100包括化合物半導體。化合物半導體可以包括砷化鎵、碳化硅、砷化銦、磷化銦、另一合適的材料或它們的組合。

在一些實施例中，半導體襯底100包括絕緣體上半導體(SOI)襯底。可以使用注氧隔離(SIMOX)工藝、晶圓接合工藝、另一適用的方法或它們的組合來制造SOI襯底。

在一些實施例中，在半導體襯底100中形成多個凹槽(或溝槽)。因此，在凹槽之間形成包括鰭結構120的多個鰭結構。為了簡單起見，在圖1A和圖2A中僅示出了一個鰭結構(鰭結構120)。在一些實施例中，一個或多個光刻和蝕刻工藝用于形成凹槽。

如圖1A和2A所示，根據一些實施例，在凹槽中形成隔離部件130以圍繞鰭結構120的下部。在一些實施例中，隔離部件130連續地圍繞鰭結構120的下部。在一些實施例中，隔離部件130圍繞形成在半導體襯底100上的其它鰭結構的下部。隔離部件130用于限定和電隔離在半導體襯底100中和/或上方形成的各個器件元件。在一些實施例中，隔離部件130包括淺溝槽隔離(STI)部件、硅的局部氧化(LOCOS)部件、其它合適的隔離部件或它們的組合。

在一些實施例中，每個隔離部件130均具有多層結構。在一些實施例中，隔離部件130由介電材料制成。介電材料可以包括氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料、另一合適的材料或它們的組合。在一些實施例中，形成STI襯墊(未示出)以減少半導體襯底100和隔離部件130之間的界面處的晶體缺陷。STI襯墊也可以用于減少鰭結構和隔離部件130之間的界面處的晶體缺陷。

在一些實施例中，在半導體襯底100上方沉積介電材料層。介電材料層覆蓋包括鰭結構120的鰭結構并且填充位于鰭結構之間的凹槽。在一些實施例中，實施平坦化工藝以削薄介電材料層。例如，削薄介電材料層直至暴露鰭結構120。平坦化工藝可以包括化學機械拋光(CMP)工藝、研磨工藝、干拋光工藝、蝕刻工藝、另一適用的工藝或它們的組合。之后，回蝕刻介電材料層至鰭結構120的頂面之下。因此，形成了隔離部件130。根據一些實施例，如圖1A和2A所示，包括鰭結構120的鰭結構突出于隔離部件130的頂面。

如圖1B和圖2A所示，根據一些實施例，在鰭結構120和半導體襯底100上方形成包括柵極介電層140和柵電極150的偽柵極堆疊件155。偽柵極堆疊件155覆蓋部分鰭結構120。在一些實施例中，偽柵極堆疊件155覆蓋包括鰭結構120的多個鰭結構的部分。

在一些實施例中，柵極介電層140由氧化硅、氮化硅、氮氧化硅、具有高介電常數(高k)的介電材料、另一合適的介電材料或它們的組合制成。高k介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高k材料或它們的組合。在一些實施例中，柵極介電層140是隨后將被去除的偽柵極介電層。在一些其它實施例中，未形成柵極介電層140。

在一些實施例中，使用化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、物理汽相沉積(PVD)工藝、另一適用的工藝或它們的組合在隔離部件130和鰭結構120上方沉積柵極介電層140。

之后，根據一些實施例，如圖1B和圖2A所示，在柵極介電層140上方形成柵電極150以覆蓋部分鰭結構120。在一些實施例中，柵電極150是將由金屬柵電極替換的偽柵電極。在一些實施例中，柵電極150由多晶硅制成。

在一些實施例中，在柵極介電層140上方沉積柵電極層。可以使用CVD工藝或另一適用的工藝沉積柵電極層。在一些實施例中，柵電極層由多晶硅制成。之后，根據一些實施例，在柵電極層上方形成圖案化的硬掩模層(未示出)。圖案化的硬掩模層用于將柵電極層圖案化成包括柵電極150的一個或多個柵電極。可以通過圖案化的硬掩模層的開口使用一個或多個蝕刻工藝蝕刻柵電極層以形成偽柵極堆疊件155。

之后，根據一些實施例，如圖1B和圖2A所示，在柵電極150的側壁上方形成間隔件元件160。間隔件元件160可以用于協助隨后的源極/漏極部件的形成。在一些實施例中，間隔件元件160包括一層或多層。在一些實施例中，間隔件元件160由介電材料制成。該介電材料可以包括氮化硅、氧化硅、氮氧化硅、碳化硅、另一合適的材料或它們的組合。

在一些實施例中，使用CVD工藝、PVD工藝、旋涂工藝、另一適用的工藝或它們的組合在偽柵極堆疊件155上方沉積間隔件材料層。之后，使用諸如各向異性蝕刻工藝的蝕刻工藝部分地去除間隔件材料層。因此，如圖1B和圖2A所示，在偽柵極堆疊件155的側壁上的間隔件材料層的剩余部分形成了間隔件元件160。在一些實施例中，在去除未由柵電極150覆蓋的部分柵極介電層140之后，形成間隔件元件160。在一些實施例中，在用于形成間隔件元件160的蝕刻工藝期間，一起去除未由柵電極150覆蓋的柵極介電層140和間隔件材料層。

之后，根據一些實施例，如圖1B和圖2A所示，在鰭結構120上形成源極/漏極部件170。在一些實施例中，例如，使用蝕刻工藝部分地去除未由柵電極150和間隔件元件160覆蓋的鰭結構120以形成凹槽。凹槽的底面可以位于隔離部件130的頂面之下。之后，在凹槽中形成源極/漏極部件170。在一些實施例中，源極/漏極部件170是使用外延生長工藝形成的外延生長部件。在一些實施例中，源極/漏極部件170突出于凹槽。在一些實施例中，源極/漏極部件170也用作可以對源極/漏極部件170之間的溝道區域施加應變或應力的應力源。可以相應地改進載流子遷移率。

根據一些實施例，如圖1B和圖2A所示，之后形成介電層180以圍繞偽柵極堆疊件155和源極/漏極部件170。為了更好的理解本發明，圖1B中的介電層180以虛線示出，從而使得由介電層180覆蓋的元件是可見的。在一些實施例中，沉積介電材料層以覆蓋源極/漏極部件170、間隔件元件160和柵電極150。

在一些實施例中，介電材料層由氧化硅、氮氧化硅、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氟硅酸鹽玻璃(FSG)、低k材料、多孔介電材料、另一合適的材料或它們的組合制成。在一些實施例中，使用CVD工藝、ALD工藝、旋涂工藝、噴涂工藝、另一適用的工藝或它們的組合沉積介電材料層。

之后，平坦化工藝可以用于部分地去除介電材料層。可以部分地去除介電材料層直至暴露柵電極150。因此，形成介電層180。在一些實施例中，平坦化工藝包括CMP工藝、研磨工藝、干拋光工藝、蝕刻工藝、另一適用的工藝或它們的組合。

根據一些實施例，如圖1C和圖2B所示，去除柵電極150和部分柵極介電層140以形成凹槽210。凹槽210由介電層180圍繞并且定位在間隔件元件160之間。凹槽210暴露鰭結構120。可以使用一個或多個蝕刻工藝以形成凹槽210。在一些實施例中，直接位于間隔件元件160下方的部分柵極介電層140保留未被去除。

根據一些實施例，如圖2C所示，在介電層180和凹槽210的側壁和底部上方沉積界面層181。在一些實施例中，界面層181共形地覆蓋由凹槽210暴露的鰭結構120和凹槽210的側壁和底部。界面層181可以用于改進鰭結構120和隨后形成的柵極介電層之間的粘合。在一些實施例中，界面層由諸如氧化硅、氧化鍺或氧化硅鍺的半導體氧化物材料制成。在一些實施例中，使用ALD工藝、CVD工藝、熱氧化工藝、另一適用的工藝或它們的組合沉積界面層181。

根據一些實施例，如圖2C所示，在界面層181上方沉積柵極介電層182。在一些實施例中，柵極介電層182共形地覆蓋鰭結構120和凹槽210的側壁和底部。在一些實施例中，柵極介電層182和位于間隔件元件160下方的柵極介電層140由不同的材料制成。在一些實施例中，柵極介電層182由高k介電材料制成。高k介電材料可以包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高k材料或它們的組合。在一些實施例中，使用ALD工藝、CVD工藝、另一適用的工藝或它們的組合沉積柵極介電層182。

之后，根據一些實施例，如圖2C所示，在柵極介電層182上方形成鹵素源層184。在一些實施例中，鹵素源層184與柵極介電層182直接接觸。在一些其它實施例中，在鹵素源層184和柵極介電層182之間形成材料層(未示出)。在這種情況下，鹵素源層184未與柵極介電層182直接接觸。在一些實施例中，鹵素源層184的厚度在從約至約的范圍內。在一些其它實施例中，鹵素源層184的厚度在從約至約的范圍內。在這種情況下，鹵素源層184不會因為太厚而不能確保柵極介電層182和隨后形成的功函層之間的距離保持在可接受的范圍內。在一些實施例中，控制鹵素源層184的厚度至小于約在一些其它實施例中，控制鹵素源層184的厚度至小于約

鹵素源層184可以用于向鰭結構120和界面層181之間的界面提供鹵素元素(或離子)。鹵素元素(或離子)可能能夠修復位于鰭結構120和界面層181之間的界面處的缺陷(諸如懸空鍵)。例如，鹵素源層184的鹵素元素或離子可以擴散穿過柵極介電層182和界面層181到達界面并且修復缺陷。因此，改進了半導體器件結構的性能和可靠性。例如，改進了鰭結構120的載流子遷移率并且鰭結構120的載流子遷移率變得更穩定。

在一些實施例中，鹵素源層184包括一種或多種類型的鹵素元素(或離子)。在一些實施例中，鹵素源層184包括氟(F)、氯(Cl)、溴(Br)、另一合適的元素(或離子)或它們的組合。在一些實施例中，鹵素源層184包括氧(O)。在這些情況下，鹵素源層184也可以用作氧源層。鹵素源層184的氧元素(或離子)可以進入柵極介電層182以修復柵極介電層182中的缺陷(諸如氧空位)。因此改進了柵極介電層182的質量。

在一些實施例中，鹵素源層184包括金屬元素。在一些實施例中，鹵素源層184包括鈦(Ti)、鉭(Ta)、另一合適的元素或它們的組合。在一些實施例中，鹵素層184是導電的。在一些實施例中，鹵素層184的電導率大于柵極介電層182或界面層181的電導率。在一些實施例中，鹵素源層184是包含Ti-N-O-和-F-的層、包含Ta-N-O-和-F-的層、包含Ti-N-和-F-的層、包含Ta-N-和-F-的層，另一合適的層或它們的組合。

在一些實施例中，使用ALD工藝、CVD工藝、另一適用的工藝或它們的組合在柵極介電層182上方形成鹵素源層184。在一些實施例中，鹵素源層184的形成涉及熱工藝、原位灰化工藝、異位灰化工藝、等離子體工藝、另一適用的工藝或它們的組合。在一些實施例中，鹵素源層184是摻雜有鹵素元素的含金屬層。在一些實施例中，鹵素源層184是摻雜有鹵素元素的金屬氮化物層。在一些實施例中，鹵素源層184是材料層內的鹵素摻雜區域。例如，鹵素源層184是材料氮化物層內的鹵素摻雜區域。在這些情況下，鹵素源層184的形成涉及ALD工藝、CVD工藝、注入工藝、擴散工藝、另一適用的工藝或它們的組合。

在一些實施例中，鹵素源層184具有諸如氟的鹵素元素的原子濃度。在一些實施例中，鹵素源層184中的鹵素元素的原子濃度基本均勻。在一些其它實施例中，鹵素源層184中的鹵素元素的原子濃度不均勻。在一些實施例中，鹵素源層184中的鹵素元素的原子濃度沿著鹵素源層184的頂部朝向柵極介電層182的方向逐漸變小。

根據一些實施例，如圖2C所示，在鹵素源層184上方沉積覆蓋層186。覆蓋層186可以用于保護覆蓋層186之下的結構。在可能涉及熱操作的隨后的工藝期間，覆蓋層186可以防止覆蓋層186之上的氧進入柵極介電層182和界面層181。因此，柵極介電層182或界面層181的厚度可以保持基本相同。

在一些實施例中，覆蓋層186包括金屬元素和氧元素。在一些實施例中，覆蓋層186由氮化鈦、氮化鉭、另一合適的材料或它們的組合制成。在一些實施例中，覆蓋層186厚于鹵素源層184。在一些實施例中，覆蓋層186的厚度在從約至約的范圍內。在一些實施例中，使用CVD工藝、ALD工藝、PVD工藝、電鍍工藝、化學鍍工藝、另一適用的工藝或它們的組合沉積覆蓋層186。在一些其它實施例中，未形成覆蓋層186。

在一些實施例中，在鹵素源層184的形成之后，形成覆蓋層186。然而，本發明的實施例不限于此。可以對本發明的實施例做出許多改變和/或修改。在一些其它實施例中，在鹵素源層184的形成之前，形成覆蓋層186。

圖5A至圖5B是根據一些實施例的用于形成半導體器件結構的工藝的各個階段的截面圖。根據一些實施例，如圖5A所示，在鹵素源層184的形成之前，在柵極介電層182上方沉積覆蓋層186。之后，根據一些實施例，如圖5A所示，對覆蓋層186實施摻雜工藝502。在一些實施例中，摻雜工藝502是注入工藝。

根據一些實施例，如圖5B所示，摻雜工藝502摻雜部分覆蓋層以在覆蓋層186內形成鹵素源層184。在這些情況下，鹵素源層184也是覆蓋層186內的鹵素摻雜區域。覆蓋層186內的鹵素源層184的位置(或深度)可以通過調節摻雜工藝502的工藝參數控制。例如，可以改變注入能量和/或劑量以控制鹵素源層184的位置。在一些實施例中，精細調節摻雜工藝502從而使得鹵素源層184(鹵素摻雜區域)與柵極介電層182直接接觸。在一些實施例中，鹵素源層184(鹵素摻雜區域)中的鹵素元素的原子濃度沿著鹵素源層184的頂部朝向柵極介電層182的方向逐漸變小。在一些實施例中，由于鹵素源層184是覆蓋層186內的摻雜區域，因此在鹵素源層184的形成之后，不會增加鰭結構120和隨后形成的功函層之間的距離。因此確保了半導體器件結構的性能。

可以對本發明的實施例做出許多改變和/或修改。圖6是根據一些實施例的半導體器件結構的截面圖。在一些實施例中，如圖6所示，鹵素源層184未與柵極介電層182直接接觸。在一些實施例中，鹵素源層184是在覆蓋層186內形成的鹵素摻雜區域。根據一些實施例，如圖6所示，鹵素源層184(鹵素摻雜區域)位于覆蓋層186的上部186b和下部186a之間。

根據一些實施例，如圖2C所示，在覆蓋層186上方沉積阻擋層187。阻擋層187可以由氮化鉭、氮化鈦、另一合適的材料或它們的組合制成。在一些實施例中，阻擋層187的厚度在從約至約的范圍內。在一些實施例中，使用CVD工藝、ALD工藝、PVD工藝、電鍍工藝、化學鍍工藝、另一適用的工藝或它們的組合沉積阻擋層187。在一些其它實施中，未形成阻擋層187。

之后，根據一些實施例，如圖2C所示，在阻擋層187上方沉積功函層188。在一些實施例中，功函層188共形地覆蓋鰭結構120。功函層188用于提供用于晶體管的期望的功函數以增強器件的性能(諸如改進的閾值電壓)。在一些實施例中，功函層188是能夠提供適用于器件的功函值(諸如等于或小于約4.5eV)的n-型金屬層。在一些實施例中，功函層188是能夠提供適用于器件的功函值(諸如等于或大于約4.8eV)的p-型金屬層。

n-型金屬層可以包括金屬、金屬碳化物、金屬氮化物或它們的組合。例如，n-型金屬層包括氮化鈦、鉭、氮化鉭、其它合適的材料或它們的組合。P-型金屬層可以包括金屬、金屬碳化物、金屬氮化物、其它合適的材料或它們的組合。例如，p-型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其它合適的材料或它們的組合。

功函層188也可以由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或它們的組合制成。可以精細調節功函層188的厚度和/或組成以調整功函水平。例如，根據氮化鈦層的厚度和/或組成，氮化鈦層可以用作p-型金屬層或n-型金屬層。在一些實施例中，功函層188是多個子層的堆疊件。在一些實施例中，使用CVD工藝、ALD工藝、PVD工藝、電鍍工藝、化學鍍工藝、另一適用的工藝或它們的組合沉積功函層188。

之后，根據一些實施例，如圖2C所示，在功函層188上方沉積粘著層(或潤濕層)189。粘著層(或潤濕層)189可以用于促進隨后的導電填充層的形成。粘著層(或潤濕層)189可以由鈷、氮化鈦、氮化鉭、另一合適的材料或它們的組合制成。在一些實施例中，使用CVD工藝、電鍍工藝、PVD工藝、化學鍍工藝、另一適用的工藝或它們的組合沉積粘著層(或潤濕層)189。在一些其它實施例中，未形成粘著層(或潤濕層)189。

之后，根據一些實施例，如圖2C所示，在粘著層(或潤濕層)189上方沉積導電填充層190以填充凹槽210。在一些實施例中，導電填充層190由鎢、鋁、銅、金、鉑、另一合適的材料或它們的組合制成。在一些實施例中，使用CVD工藝、電鍍工藝、PVD工藝、化學鍍工藝、另一適用的工藝或它們的組合沉積導電填充層190。

根據一些實施例，如圖2D所示，實施平坦化工藝以去除凹槽210外部的部分金屬柵極堆疊件。因此，根據一些實施例，如圖1D和圖2D所示，金屬柵極堆疊件層的剩余部分一起形成了柵極堆疊件195(金屬柵極堆疊件)。在一些實施例中，柵極堆疊件195覆蓋部分鰭結構120。在一些實施例中，鹵素源層184共形地覆蓋了鰭結構120的側壁和頂部。因此，鹵素源層184(或鹵素摻雜區域)的鹵素元素可以擴散至鰭結構120的表面以修復鰭結構120的側壁和頂部處的缺陷。顯著地改進了半導體器件結構的性能和可靠性。在一些實施例中，鹵素源層184的一些鹵素元素存在于柵極介電層182、界面層181和/或鰭結構120的表面部分中。

可以對本發明的實施例做出許多改變和/或修改。圖3是根據一些實施例的半導體器件結構的截面圖。在一些實施例中，圖3示出了部分柵極堆疊件195。在一些實施例中，鹵素源層184位于柵極介電層182和功函層188之間。然而，鹵素源層184不限于位于柵極介電層182和覆蓋層186之間。在一些實施例中，覆蓋層186位于柵極介電層182和鹵素源層184之間。在一些實施例中，鹵素源層184是在覆蓋層186的形成之后形成的沉積層。在一些實施例中，鹵素源層184是覆蓋層186的上部內的摻雜區域。

可以對本發明的實施例做出許多改變和/或修改。在一些實施例中，在柵極介電層182和功函層188之間形成兩個或多個鹵素源層。

圖4是根據一些實施例的半導體器件結構的截面圖。在一些實施例中，在柵極介電層182和導電填充層190之間形成兩個或多個鹵素源層。在一些實施例中，分別在覆蓋層186的底部和頂部上形成鹵素源層184a和184b。在一些實施例中，鹵素源層184a和184b是沉積層。在一些實施例中，鹵素源層184a和184b是覆蓋層186之下和之上的鹵素摻雜區域。在一些實施例中，鹵素源層184a和184b包含不同種類的鹵素元素。在一些其它實施例中，鹵素源層184a和184b包含相同種類的鹵素元素。

可以對本發明的實施例做出許多改變和/或修改。圖7是根據一些實施例的半導體器件結構的截面圖。在一些實施例中，在半導體襯底100上方形成金屬柵極堆疊件195’。與柵極堆疊件195不同，金屬柵極堆疊件195’未通過替換偽柵極堆疊件形成。在一些實施例中，包括層181、182、184、186、187和188的柵極堆疊層形成在半導體襯底100上方并且被圖案化以形成金屬柵極堆疊件195’。鹵素源層184可以向界面層181之下的半導體襯底100的表面提供鹵素元素(或離子)。因此，可以修復半導體襯底100和界面層181之間的界面處的缺陷。例如，減小了界面處的懸空鍵的數量。因此，改進了半導體器件結構的性能和可靠性。

本發明的實施例形成了半導體器件結構，該半導體器件結構具有包括在柵極介電層和柵極堆疊件的頂部之間形成的鹵素源層的柵極堆疊件。該鹵素源層是位于柵極介電層上方的沉積層或摻雜區域。該鹵素源層配置為向柵極介電層之下的半導體鰭或半導體襯底的表面提供鹵素元素或離子。該鹵素元素可以修復半導體鰭或半導體襯底的表面處的缺陷(諸如懸空鍵)。因此，大大地改進了性能和可靠性。

根據一些實施例，提供了半導體器件結構。該半導體器件結構包括半導體襯底和位于半導體襯底上方的柵極堆疊件。該柵極堆疊件包括柵極介電層和功函層。該柵極介電層位于半導體襯底和功函層之間。該半導體器件結構也包括鹵素源層。柵極介電層位于半導體襯底和鹵素源層之間。

在上述半導體器件結構中，其中，所述鹵素源層位于所述柵極介電層和所述功函層之間。

在上述半導體器件結構中，其中，所述鹵素源層是摻雜有鹵素元素的金屬氮化物層。

在上述半導體器件結構中，其中，所述鹵素源層包括氧。

在上述半導體器件結構中，其中，所述鹵素源層與所述柵極介電層直接接觸。

在上述半導體器件結構中，其中，所述鹵素源層未與所述柵極介電層直接接觸。

在上述半導體器件結構中，其中，所述鹵素源層具有鹵素元素的原子濃度，并且所述鹵素源層中的所述鹵素元素的所述原子濃度是均勻的。

在上述半導體器件結構中，其中，所述鹵素源層具有鹵素元素的原子濃度，并且所述鹵素源層中的所述鹵素元素的所述原子濃度沿著從所述鹵素源層的頂部朝向所述柵極介電層的方向逐漸變小。

在上述半導體器件結構中，還包括：覆蓋層，位于所述功函層和所述鹵素源層之間。

在上述半導體器件結構中，還包括：鰭結構，位于所述半導體襯底上方，其中，所述柵極堆疊件覆蓋所述鰭結構的部分，并且所述鹵素源層共形地覆蓋所述鰭結構的所述部分的側壁和頂部。

根據一些實施例，提供了半導體器件結構。該半導體器件結構包括半導體襯底和位于半導體襯底上方的柵極堆疊件。該柵極堆疊件包括柵極介電層、覆蓋層以及功函層，并且該覆蓋層位于柵極介電層和功函層之間。該半導體器件結構也包括覆蓋層內的鹵素摻雜區域。

在上述半導體器件結構中，其中，所述鹵素摻雜區域與所述柵極介電層直接接觸。

在上述半導體器件結構中，其中，所述鹵素摻雜區域未與所述柵極介電層直接接觸。

在上述半導體器件結構中，其中，所述覆蓋層包括金屬元素和氧元素。

在上述半導體器件結構中，其中，所述鹵素摻雜區域具有鹵素元素的原子濃度，并且所述鹵素摻雜區域中的所述鹵素元素的所述原子濃度沿著從所述鹵素摻雜區域的頂部朝向所述柵極介電層的方向逐漸變小。

根據一些實施例，提供了用于形成半導體器件結構的方法。該方法包括在半導體襯底上方形成柵極介電層以及在柵極介電層上方形成覆蓋層。該方法也包括在柵極介電層上方形成鹵素源層。該方法還包括在覆蓋層上方形成功函層。

在上述方法中，其中，在所述覆蓋層的形成之前，形成所述鹵素源層。

在上述方法中，其中，在所述覆蓋層的形成之后并且在所述功函層的形成之前，形成所述鹵素源層。

在上述方法中，其中，在所述覆蓋層的形成之后并且在所述功函層的形成之前，形成所述鹵素源層，所述鹵素源層的形成包括用鹵素元素摻雜所述覆蓋層的部分以形成所述鹵素源層。

在上述方法中，還包括：在所述半導體襯底上方形成偽柵極堆疊件；形成介電層以圍繞所述偽柵極堆疊件；以及去除所述偽柵極堆疊件以形成由所述介電層圍繞的凹槽，其中，在所述凹槽的側壁和底部上形成所述柵極介電層、所述覆蓋層、所述鹵素源層以及所述功函層。

上面概述了若干實施例的特征，使得本領域人員可以更好地理解本發明的方面。本領域人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本人所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。