用于FINFET的柵極替代工藝的制作方法

本發明實施例涉及用于FINFET的柵極替代工藝。

背景技術：

半導體集成電路(IC)產業經歷了指數增長。IC材料和設計的技術進步產生了數代IC，其中，每代都具有比前代更小且更復雜的電路。在IC發展過程中，功能密度(即每芯片面積上互連器件的數量)通常增大了而幾何尺寸(即，使用制造工藝可以做出的最小的元件(或線))減小了。這種按比例縮小工藝通常通過增加產量效率和降低相關成本來提供很多益處。這種按比例縮小還增加了處理和制造IC的復雜程度，并且為了實現這些進步，需要在IC處理和制造中有類似的發展。

例如，已經引入多柵極器件以通過增加柵極-溝道耦合、減小截止電流和降低短溝道效應(SCE)致力于提高柵極控制。多柵極器件的一個類型是具有類似鰭的半導體溝道(“鰭”)和在鰭的兩側或三側上接合鰭的柵電極的FINFET-晶體管。FINFET的另一個進步是用金屬柵電極替代通常的多晶硅柵電極以改善器件性能。在隨后的制造步驟中，其中，在鰭上方制造偽柵極(例如，多晶硅柵極)且用最終柵極堆疊件(例如，金屬柵極)替代偽柵極稱為“替代柵極”或“后柵極”。這允許減少隨后的工藝的數量，工藝包括在形成最終柵極堆疊件之后實施的高溫處理。然而，執行這樣的IC制造工藝存在挑戰，尤其是在先進的工藝節點中按比例縮小IC部件的情況下。一個挑戰是在形成鰭之后和形成偽柵極之前，在清洗和干燥工藝期間，由于它的高高寬比(鰭高和鰭寬的比率)，鰭可能遭受彎曲或塌縮。

技術實現要素：

根據本發明的一個實施例，提供了一種形成半導體器件的方法，所述方法包括：蝕刻襯底，從而形成由鰭分開的兩個第一溝槽；用隔離層填充所述兩個第一溝槽；在所述鰭和所述隔離層上方沉積介電層；在所述介電層中形成位于所述半導體器件的溝道區域上方的第二溝槽，所述第二溝槽暴露所述隔離層；通過所述第二溝槽蝕刻所述隔離層，從而暴露所述鰭的位于所述半導體器件的所述溝道區域中的上部；以及在所述第二溝槽中形成位于所述隔離層上方的偽柵極，以及所述偽柵極接合所述鰭的所述上部。

在上述方法中，還包括：用金屬柵極替代所述偽柵極。

根據本發明的另一實施例，還提供了一種形成半導體器件的方法，所述方法包括：蝕刻襯底以形成由鰭插入的第一溝槽；用隔離層填充所述第一溝槽在所述鰭和所述隔離層上方沉積介電層；蝕刻所述介電層，從而在所述介電層中形成位于所述半導體器件的溝道區域上方的第二溝槽，所述第二溝槽暴露所述隔離層；通過所述第二溝槽蝕刻所述隔離層，從而暴露所述鰭的位于所述半導體器件的所述溝道區域中的上部；在所述第二溝槽中形成位于所述隔離層上方的偽柵極，所述偽柵極接合所述鰭的所述上部；去除所述介電層；以及使位于所述半導體器件的源極/漏極區域中的所述隔離層凹進，而所述偽柵極覆蓋所述半導體器件的所述溝道區域。

根據本發明的又一實施例，還提供了一種具有器件區域和非器件區域的半導體器件，所述器件區域包括用于晶體管的溝道區域和源極/漏極(S/D)區域，所述半導體器件包括：襯底；隔離層，位于所述襯底上方；鰭元件，位于所述器件區域中，其中，所述鰭元件從所述襯底垂直地延伸且穿過所述隔離層，以及在所述溝道區域和所述S/D區域中水平地延伸；以及柵極堆疊件，接合位于所述溝道區域中的所述鰭元件，其中，位于所述器件區域中的所述隔離層低于位于所述非器件區域中的所述隔離層。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發明的實施例。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1A、圖1B、圖1C和圖1D是根據本發明的各個方面的形成半導體器件的方法的流程圖。

圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、圖2M、圖2N、圖2O和圖2P是根據一個實施例的根據圖1A至圖1D的方法的各個制造階段的半導體器件的部分的立體圖。

圖3A、圖3B、圖3C、圖3D、圖3E和圖3F是根據另一實施例的根據圖1A至圖1D的方法的各個制造階段的半導體器件的部分的立體圖。

圖4是根據一個實施例的用圖1A至圖1D的方法制造的半導體器件的部分的立體圖。

圖5A和圖5B是根據一個實施例的用圖1A至圖1D的方法制造的半導體器件的部分的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

本發明大體地涉及用于半導體器件制造的方法，且更具體地涉及使用替代柵極工藝形成FinFET的方法。在通常的FinFET替代柵極工藝中，通過圖案化和清洗工藝在襯底上方形成多個鰭。然后，偽柵極形成在襯底上方且接合(engaging)多個鰭。在諸如形成摻雜的源極/漏極(S/D)部件的一些制造步驟之后，用包括金屬層的實際柵極替代偽柵極。用這樣的替代柵極工藝的一個問題是在偽柵極的形成之前，通過一個或多個清洗工藝留下多個鰭自立在襯底上。一個或多個清洗工藝可以包括利用具有高表面張力的溶劑的濕清洗工藝和接下來的離心烘燥工藝。由于缺乏支撐和保護，在一個或多個清洗工藝期間，自立的鰭可以彎曲或塌縮。對具有高高寬比(例如，大于9的高寬比)的鰭，問題更嚴重。本發明的實施例提供了對上述問題的解決方案。盡管本發明討論了關于FinFET的實施例，發明概念可以應用于其他類型的器件，包括諸如具有納米線溝道的水平全環柵器件的多柵極器件的其他類型。受益于本發明的各方面，本領域普通技術人員可以認識到半導體器件的其他實例。

圖1A、圖1B、圖1C和圖1D示出了根據本發明的各個方面的使用替代柵極工藝形成半導體器件100的方法10的流程圖。方法10僅為實例，并且不旨在限制本發明超出權利要求中明確列舉的那些。可以在方法10之前、期間和之后提供附加的操作，并且對于方法的附加的實施例，可以代替、消除或移動描述的一些操作。結合圖2A至圖2P和圖3A至圖3F在下面描述方法10，圖2A至圖2P和圖3A至圖3F示出了制造的中間階段中的半導體器件100的部分的立體圖。

在操作12中，方法10(圖1A)接收襯底102。參照圖2A，在實施例中，襯底102可以是諸如硅晶圓的半導體襯底。襯底102還可以包括諸如鍺的其他半導體；諸如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體；諸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半導體；或它們的組合。此外，襯底102可以可選地包括外延層，襯底102可以是應變的以增強性能，該襯底102可以包括絕緣體上硅結構和/或具有其他合適的增強部件。

在操作14中，方法10(圖1A)蝕刻襯底102以在其中形成溝槽104。參照圖2B，去除襯底102的部分以形成溝槽104，并且因此，利用襯底102的剩余部分形成一個或多個鰭106。一個或多個鰭106從襯底102的底部部分延伸，并且插入溝槽104。在實施例中，操作14包括圖案化工藝。例如，圖案化工藝通過光刻工藝在襯底102上方形成掩蔽元件。光刻工藝可以包括在襯底102上方形成光刻膠(或抗蝕劑)，從頂視圖將光刻膠曝露于限定用于鰭106(或溝槽104)的形狀的圖案，實施曝光后烘烤工藝，以及顯影光刻膠以形成掩蔽元件。操作14還包括蝕刻工藝，其中，通過掩蔽元件蝕刻襯底102以形成溝槽104。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻和其他合適的蝕刻技術。例如，干蝕刻工藝可執行含氧氣體、含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯氣體(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴氣體(例如，HBr和/或CHBR₃)、含碘氣體、其他合適的氣體和/或等離子體和/或它們的組合。例如，濕蝕刻工藝可包括在以下蝕刻劑中的蝕刻：稀釋的氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨水；包含氫氟酸(HF)、硝酸(HNO₃)和/或醋酸(CH₃COOH)的溶液；或其他合適的濕蝕刻劑。一個或多個蝕刻工藝在襯底102中形成溝槽104，留下襯底102的未蝕刻的部分作為鰭106。例如，隨后通過剝離工藝去除掩蔽元件。在實施例中，鰭106具有高的高寬比，該高寬比是鰭106的高度(沿著“z”方向)和寬度(沿著“x”方向)之間的比率。例如，鰭106的高寬比可以超過9。

在操作16中，方法10(圖1A)用隔離層108填充溝槽104。參照圖2C，隔離層108包括諸如氧化硅的介電材料，該介電材料將鰭106彼此電隔離。可以通過化學汽相沉積(CVD)、等離子體增強CVD(PECVD)、物理汽相沉積(PVD)、熱氧化或其他技術形成隔離層108。在實施例中，在沉積隔離層108之后，實施化學機械平坦化(CMP)工藝以平坦化隔離層108的頂面并且暴露鰭106的頂面。結果，隔離層108的頂面和鰭106的頂面共平面。

在操作18中，方法10(圖1A)可選地使鰭106凹進且生長一個或多個外延層作為鰭106的上部。這可以涉及如圖2D和圖2E所示的多個步驟。參照圖2D，在選擇性的蝕刻工藝中蝕刻器件100，其中，蝕刻鰭106而隔離層108基本上保持不變。結果，在器件100中形成溝槽110。隔離層108的各個部分用作溝槽110的側壁。鰭106的剩余部分標記為106a，其作為溝槽110的底面。蝕刻工藝可以包括干蝕刻、濕蝕刻或其他蝕刻技術。

參照圖2E，在原始鰭106a的頂上的溝槽110中生長外延部件106b和106c。部件106b和106c以及原始鰭106a組成用于隨后制造階段的鰭106。在實施例中，部件106b可以包括一個或多個半導體層，該半導體層的每層可以通過分子束外延(MBE)工藝、諸如金屬有機CVD(MOCVD)工藝的化學汽相沉積(CVD)工藝和/或其他合適的外延生長工藝生長。部件106b的每個半導體層可以包括硅、鍺、化合物半導體或合金半導體，并且可以是被摻雜的或未摻雜的。部件106c是本實施例中的外延硬掩模層，并且可以在可選實施例中省略。部件106c的蝕刻速率比部件106b的蝕刻速率慢，且部件106c在隨后工藝中能夠保護部件106b的半導體層。在實施例中，在生長外延部件106b和106c之后，實施CMP工藝以平坦化隔離層108和部件106c/106b的頂面。操作18是可選的，在可選實施例中，不實施圖2D和圖2E中示出的步驟。

在操作20中，方法10(圖1A)在隔離層108和鰭106上方沉積介電層112。參照圖2F，介電層112可以包括諸如原硅酸四乙酯氧化物，未摻雜的硅酸鹽玻璃，或摻雜的氧化硅(諸如硼磷硅酸鹽玻璃、熔融石英玻璃、磷硅酸鹽玻璃、硼摻雜的硅玻璃)和/或其他合適的介電材料的材料。可以通過PECVD工藝或其他合適的沉積技術來沉積介電層112。在實施例中，在隨后的制造階段將完全地去除介電層112。因此，介電層112還稱為偽介電層112。

在操作22中，方法10(圖1A)在介電層112中形成溝槽114。參照圖2G，在器件100的溝道區域116上方形成溝槽114。溝道區域116對應于晶體管溝道的將要形成柵電極的區域。在實施例中，操作22包括光刻工藝和蝕刻工藝。例如，光刻工藝在介電層112上方形成掩蔽元件。然后，使用干蝕刻工藝或濕蝕刻工藝通過掩蔽元件蝕刻介電層112以選擇性地去除介電層112的材料而不去除隔離層108和鰭106。結果，通過溝槽114暴露隔離層108和鰭106的頂面。隨后，可以去除掩蔽元件。

在操作24中，方法10(圖1A)通過溝槽114蝕刻隔離層108以暴露鰭106的上部。參照圖2H，溝槽114延伸至隔離層108內，以使鰭106的上部到達期望的高度FH。此外，在蝕刻期間，在溝道區域116中去除外延部件106c(圖2E)。在實施例中，蝕刻工藝是調節的干蝕刻工藝以選擇性地去除隔離層108，而介電層112和鰭106(至少部件106b和106a)基本上保持不變。在實施例中，例如，可以使用濕清洗溶液和接下來的離心烘燥工藝清洗鰭106。由于鰭106由在各個部分的隔離層108支撐，相對于傳統的替代柵極工藝，鰭106不遭受如之前論述的彎曲或塌縮的問題。在實施例中，鰭106的上部可以被鈍化以形成較薄的鈍化層。

在操作26中，方法10(圖1A)在溝槽114中形成偽柵極117(見圖2L和圖3C)并且接合鰭106的上部。在操作28中，方法10(圖1A)從器件100(或至少從器件100的S/D區域)去除介電層112。在各個實施例中，可以以不同的順序執行操作26和28。操作26還涉及多個步驟。接下來，使用本發明的兩個實施例討論操作26和28。結合圖2I至圖2M，在圖1C中示出第一個實施例。結合圖3A至圖3C，在圖1D中示出第二個實施例。本領域普通技術人員可以從本發明的方面認識到其他實施例。

在第一實施例中，操作26接著操作24且包括操作50、52、54和56(圖1C)。在操作50中，方法10(圖1C)在第二溝槽114中的鰭106上方形成氧化物或氮化物層(例如，氧化硅、氮化硅或氮氧化硅)。可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學汽相沉積(CVD)和/或其他合適的方法來形成氧化物或氮化物層。在實施例中，氧化物或氮化物層是薄的且共形的層。

在操作52中，方法10(圖1A)用多晶硅層118填充溝槽114。參照圖2I，在鰭106的上部上方的氧化物或氮化物層(未示出)上方的溝槽114中沉積多晶硅層118。圖2I還示出多晶硅層118過填充溝槽114并且設置在介電層112的頂面上方。在實施例中，通過低壓化學汽相沉積(LPCVD)、等離子體增強CVD(PECVD)或其他合適的沉積工藝形成多晶硅層118。

在操作54中，方法10(圖1C)使多晶硅層118部分地凹進至溝槽114內。參照圖2J，凹進的多晶硅層118使得多晶硅層118的頂面118'位于介電層112的頂面112'下方，但是位于隔離層108的頂面108'之上。在實施例中，溝槽114的深度(沿著“z”方向從118'至112')是偽柵極117的高度的約三分之一(見圖2L)。在本實施例中，該深度由用于操作54中的蝕刻工藝的計時器控制。

在操作56中，方法10(圖1C)在溝槽114中形成硬掩模層120。參照圖2K，硬掩模層120沉積在器件100上方作為毯式層且過填充溝槽114。在實施例中，硬掩模層120相對于介電層112和/或隔離層108提供蝕刻選擇性。在實施例中，硬掩模層120包括氮化物，諸如氮化硅、氮氧化硅和硅氧碳氮化物。在可選實施例中，硬掩模層120包括合適于硬掩模目的的其他類型的介電層，諸如氧化硅。可以通過化學氧化、熱氧化、ALD、CVD和/或其他合適的技術形成硬掩模層120。參照圖2L，實施CMP工藝以去除溝槽114外部的硬掩模層120并且平坦化器件100的頂面。如圖2L所示，在本實施例中，偽柵極117包括硬掩模層120、多晶硅層118和位于多晶硅層118下面的氧化物或氮化物層(未示出)。

接著操作56，方法10(圖1C)去除操作28中的介電層112。參照圖2L和圖2M，從器件100的至少源極/漏極(S/D)區域122去除介電層112。可以通過調節的蝕刻工藝以選擇性地去除介電層112而偽柵極117、隔離層108和鰭106基本上保持不變來去除介電層112。

在第二實施例中，操作26接著操作28且包括操作60和62(圖1D)。參照圖2H和圖3A，從器件100的至少S/D區域122去除介電層112，而通過溝槽114仍然暴露鰭106的上部。可以通過調節的蝕刻工藝以選擇性地去除介電層112而隔離層108和鰭106基本上保持不變來去除介電層112。隨后，可以清洗鰭106的上部。

在操作60中，方法10(圖1D)在溝槽114中形成硬掩模層123。參照圖3B，硬掩模層123沉積在隔離層108上方且接合鰭106的上部。在本實施例中，硬掩模層123過填充溝槽114并且設置在隔離層108的頂面上方。在實施例中，硬掩模層123相對于隔離層108提供蝕刻選擇性。在實施例中，硬掩模層123包括氮化物，諸如氮化硅、氮氧化硅和硅氧碳氮化物。在可選實施例中，硬掩模層123包括合適于硬掩模目的的其他類型的介電層，諸如氧化硅。可以通過化學氧化、熱氧化、ALD、CVD和/或其他合適的技術形成硬掩模層123。在操作62中，方法10(圖1D)實施CMP工藝以去除溝槽114外部的硬掩模層123并且平坦化器件100(圖3C)的頂面。如圖3C所示，在本實施例中，偽柵極117包括硬掩模層123。

在操作30中，方法10(圖1B)使位于S/D區域122中的隔離層108凹進。參照圖2M至圖2N和圖3C至圖3D，當偽柵極117覆蓋溝道區域116中的鰭106時，蝕刻位于S/D區域122中的隔離層108。蝕刻工藝可以包括干蝕刻工藝、濕蝕刻工藝或其他合適的蝕刻技術。調節蝕刻工藝以選擇性地去除隔離層108而偽柵極117和鰭106基本上保持不變。在本實施例中，當蝕刻隔離層108時，外延部件106c保護鰭106的其他層。隨后地，在另一蝕刻工藝(圖2O和圖3E)中去除外延部件106c，暴露外延部件106b以用于隨后的制造階段。在蝕刻隔離層108和外延部件106c之后，鰭106可以經歷各種清洗和干燥工藝。例如，可以使用濕清洗溶液清洗鰭106并且然后使用離心烘燥工藝對其干燥。由于鰭106由偽柵極117支撐，因此鰭106不遭受本發明之前討論的彎曲和塌縮。實際上，貫穿在溝槽和S/D區域中的鰭106的形成，鰭106由隔離層108(圖2H和3A)或偽柵極117(圖2N至圖2O和圖3D至圖3E)支撐。與現有的替代柵極工藝相比，這有利地改善了鰭106的質量。

此外，在本發明的實施例中，分別地蝕刻位于溝道區域116和S/D區域122中的隔離層108。例如，在操作24中蝕刻溝道區域116的隔離層108(圖1A和圖2H)和在操作30中蝕刻S/D區域122中的隔離層108(圖1B、圖2N和圖3D)。更進一步，在本發明的實施例中，分別蝕刻在S/D區域122中的隔離層108以用于P型晶體管和用于N型晶體管。例如，為可以掩蔽在用于P型晶體管的區域中的器件100，而蝕刻在用于N型晶體管的S/D區域122中的隔離層108，并且反之亦然。蝕刻在選擇性的區域中(溝道區域或S/D區域，用于P型晶體管或N型晶體管)的隔離層108的能力為制造工藝提供了靈活性且為器件100提供了許多好處，這將在稍后的部分中結合圖4、圖5A和圖5B進行討論。

在操作32中，方法10(圖1B)在偽柵極(圖2P)的側壁上可選地形成柵極間隔件124。例如，當偽柵極117包括多晶硅層118時，柵極間隔件可以形成在偽柵極117的側壁上以在各種蝕刻工藝期間保護偽柵極117。在一個實例中，蝕刻S/D區域中的鰭以形成隨后生長外延S/D部件的凹槽。多晶硅層118相對于鰭106可能沒有足夠的蝕刻選擇性。在這樣的情況下，在鰭106的蝕刻期間，柵極間隔件124(例如，氮化物)可以用作用于多晶硅層118的保護壁。在實施例中，柵極間隔件124可以包括氮化硅且可以由沉積和各向異性蝕刻(例如，干蝕刻)工藝形成。在實施例中，在操作30期間，在S/D區域中蝕刻隔離層108可以深于在溝道區域116中蝕刻隔離層108。本實施例更進一步地，與偽柵極117相比，柵極間隔件124在隔離層108內延伸更深。當在稍后的步驟中偽柵極117被金屬柵極替代時，和與偽柵極117具有相同深度的柵極間隔件相比，柵極間隔件124可以更有效地防止金屬柵極的金屬材料侵入至S/D區域122內。

在操作34中，方法10(圖1B)在S/D區域122中的鰭106上方形成S/D部件125。參照圖3F，可以通過一個或多個外延生長工藝來形成S/D部件125。S/D部件125可以包括一種或多種半導體材料且可以是重摻雜的以用于減小S/D接觸阻抗。此外，方法10可以形成S/D部件125以分別用于P型晶體管和N型晶體管。在實施例中，在生長S/D部件125之前可以使鰭106凹進。

在形成S/D部件125之后，方法10可以形成接觸蝕刻停止(CES)層，以覆蓋器件100的各個部分且在CES層上方形成層間介電(ILD)層。CES層可以包括諸如氮化硅、氧化硅、氮氧化硅和/或其他材料的介電材料。可以通過ALD、PECVD或其他合適的沉積或氧化工藝形成CES層。ILD層可以包括諸如原硅酸四乙酯氧化物，未摻雜的硅酸鹽玻璃或摻雜的氧化硅(諸如硼磷硅酸鹽玻璃、熔融石英玻璃、磷硅酸鹽玻璃、硼摻雜的硅玻璃)，和/或其他合適的介電材料的材料。可以通過PECVD工藝、可流動CVD(FCVD)工藝或其他合適的沉積技術沉積ILD層。

在操作36中，方法10(圖1B)用最終柵極堆疊件替代偽柵極117。在實施例中，最終柵極堆疊件包括一個或多個金屬層，并且因此稱為金屬柵極。例如，操作36可以使用一種或多個蝕刻工藝和清洗工藝去除偽柵極117以在器件110中形成溝槽。溝槽暴露在溝道區域116中的鰭106的上部(見圖2H和圖3A)。然后，金屬柵極的層沉積在溝槽中且接合鰭106的上部。在實例中，金屬柵極包括界面層、柵極介電層、功函金屬層和金屬填充層。界面層可以包括諸如氧化硅層(SiO₂)或氮氧化硅(SiON)的介電材料并且可以通過化學氧化、熱氧化、ALD、CVD和/或其他合適的技術形成。柵極介電層可以包括諸如氧化鉿(HfO₂)、氧化鋯(ZrO₂)、氧化鑭(La₂O₃)、氧化鈦(TiO₂)、氧化釔(Y₂O₃)、鈦酸鍶(SrTiO₃)、其他合適的金屬氧化物或它們的組合的高k介電層。可以通過ALD和/或其他合適的方法形成柵極介電層。功函金屬層可以是p型或n型功函層。p型功函層可以包括碳化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或它們的組合。n型功函層可以包括鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、硅氮化鉭(TaSiN)或它們的組合。功函金屬層可以包括多個層并且可以通過CVD、PVD和/或其他合適的工藝沉積。金屬填充層可以包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)和/或其他合適的材料。可以通過CVD、PVD、鍍和/或其他合適的工藝形成金屬填充層。

在操作38中，方法10(圖1B)繼續進一步步驟以制造器件100。例如，操作38可以形成電接觸S/D部件125的S/D接觸件，形成電接觸金屬柵極的柵極接觸件，以及形成連接器件100的各個有源(例如，晶體管)或無源器件(例如，電阻器)的金屬互連件以形成完整的IC。

圖4示出了使用方法10的實施例制造的半導體器件200。參照圖4，器件200包括器件區域126和非器件區域128。在器件區域126中，但是不在非器件區域128中形成晶體管。器件200的許多方面與器件100相同或相似。例如，器件200包括襯底102、鰭106、隔離層108和鰭106上方的S/D部件125。在器件區域126中，鰭106從襯底102垂直地延伸(沿“z”方向)并且穿過隔離層108，以及水平地(在“x-y”平面中，沿“y”方向)穿過器件200的溝道區域116和兩個S/D區域122。可以是金屬柵極的柵極堆疊件130接合溝道區域116中的鰭106。圖4還示出了在器件區域126中的隔離層108低于在非器件區域128中的隔離層108。這可以從操作24和30得出(圖1A和圖1B)，其中，隔離層108在器件200的溝道和S/D區域中蝕刻得更深且在非器件區域128中蝕刻得更淺或不被蝕刻。圖4還示出了在隔離層108上方形成CES層132且在CES層132上方形成ILD層134。

圖5A和圖5B示出了包括P型FINFET 300P和N型FINFET 300N的另一器件300。P型FINFET 300P和N型FINFET 300N可以是器件200(圖4)的實施例。在圖5A中，為了比較的目的，并排地放置沿圖4的“1—1”線在各自的溝道區域116中的P型FINFET 300P和N型FINFET 300N的截面圖。在圖5B中，為了比較的目的，并排地放置沿圖4的“2—2”線在各自的S/D區域122中的P型FINFET 300P和N型FINFET 300N的截面圖。

參照圖5A，P型FINFET 300P形成在P型器件區域126P中且包括P型鰭106P，N型FINFET 300N形成在N型器件區域126N中且包括N型鰭106N。P型器件區域126P和N型器件區域126N由一個或多個非器件區域128分開。鰭106P和106N在各自的溝道區域中具有相同的鰭高度FH。在實施例中，鰭高度FH為50納米或更高。此外，隔離層108在區域126P、126N和128中具有相同的高度。

參照圖5B，隔離層108在區域126P、126N和128中具有不同的高度，這可以從操作30(圖1B)得到。隔離層108在非器件區域128中比在器件區域126P和126N中高。相應地，P型FINFET 300P的S/D部件125P和N型FINFET 300N的S/D部件125N可以分別地生長至不同的高度，SHP和SHN。分別地調節用于P型和N型晶體管的S/D部件的能力使電流能夠傳播測定的鰭高度。

盡管不旨在限制，但本發明的一個或多個實施例提供了半導體器件及其形成工藝的許多益處。例如，在替代柵極工藝中，在鰭(溝道和S/D)的形成期間，支撐和保護半導體鰭。這防止半導體鰭受到彎曲和塌縮，特別是對具有高高寬比的鰭。如另一實例，在器件區域與非器件區域中，以及在P型器件區域與N型器件區域中，可以將鰭隔離層蝕刻至不同的深度。這提供了調節鰭S/D部件的高度的靈活性。

在一個示例性方面中，本發明涉及一種形成半導體器件的方法。該方法包括蝕刻襯底，因此形成由鰭分開的兩個第一溝槽；用隔離層填充兩個第一溝槽；以及在鰭和隔離層上方沉積介電層。該方法還包括在半導體器件的溝道區域上方的介電層中形成第二溝槽，第二溝槽暴露隔離層。該方法還包括通過第二溝槽蝕刻隔離層，從而暴露半導體器件的溝道區域中的鰭的上部；以及在隔離層上方的第二溝槽中形成偽柵極且偽柵極接合鰭的上部。

在另一示例性方面中，本發明涉及一種形成半導體器件的方法。該方法包括蝕刻襯底以形成由鰭插入的第一溝槽；用隔離層填充第一溝槽；在鰭和隔離層上方沉積介電層；以及蝕刻介電層，從而在半導體器件的溝道區域上方的介電層中形成第二溝槽。第二溝槽暴露隔離層。該方法還包括通過第二溝槽蝕刻隔離層，從而暴露在半導體器件的溝道區域中的鰭的上部。該方法還包括在隔離層上方的第二溝槽中形成偽柵極，偽柵極接合鰭的上部。該方法還包括去除介電層和使半導體器件的源極/漏極區域中的隔離層凹進，而偽柵極覆蓋半導體器件的溝道區域。

在又另一示例性方面中，本發明涉及一種半導體器件。該半導體器件包括器件區域和非器件區域。器件區域包括用于晶體管的溝道區域和源極/漏極(S/D)區域。半導體器件包括襯底、襯底上方的隔離層、以及器件區域中的鰭元件。鰭元件從襯底垂直地延伸且穿過隔離層，以及在溝道和S/D區域中水平地延伸。半導體器件還包括接合在溝道區域中的鰭元件的柵極堆疊件。在器件區域中的隔離層低于在非器件區域中的隔離層。

根據本發明的一個實施例，提供了一種形成半導體器件的方法，所述方法包括：蝕刻襯底，從而形成由鰭分開的兩個第一溝槽；用隔離層填充所述兩個第一溝槽；在所述鰭和所述隔離層上方沉積介電層；在所述介電層中形成位于所述半導體器件的溝道區域上方的第二溝槽，所述第二溝槽暴露所述隔離層；通過所述第二溝槽蝕刻所述隔離層，從而暴露所述鰭的位于所述半導體器件的所述溝道區域中的上部；以及在所述第二溝槽中形成位于所述隔離層上方的偽柵極，以及所述偽柵極接合所述鰭的所述上部。

在上述方法中，還包括，在形成所述偽柵極之后:從所述半導體器件的至少源極/漏極(S/D)區域去除所述介電層；以及蝕刻位于所述半導體器件的所述S/D區域中的所述隔離層。

在上述方法中，形成所述偽柵極包括：用多晶硅層填充所述第二溝槽；使位于所述第二溝槽中的所述多晶硅層凹進，使得所述多晶硅層的頂面位于所述介電層的頂面之下且位于所述隔離層的頂面之上；以及在位于所述第二溝槽中的所述多晶硅層上方形成硬掩模層，其中，所述偽柵極包括所述多晶硅層和所述硬掩模層。

在上述方法中，所述硬掩模層包括氮化物。

在上述方法中，形成所述硬掩模層包括：在所述第二溝槽中和在所述介電層上方沉積所述硬掩模層；以及對所述硬掩模層實施化學機械平坦化(CMP)工藝以暴露所述介電層。

在上述方法中，還包括：從所述半導體器件的至少源極/漏極(S/D)區域去除所述介電層；蝕刻位于所述半導體器件的所述S/D區域中的所述隔離層，從而暴露位于所述半導體器件的所述S/D區域中的所述鰭；以及在所述偽柵極的側壁上形成柵極間隔件。

在上述方法中，還包括：在形成所述偽柵極之前去除所述介電層，其中，形成所述偽柵極包括：在所述第二溝槽中和在所述隔離層上方沉積硬掩模層；以及對所述硬掩模層實施CMP工藝以暴露所述隔離層，其中，所述偽柵極包括所述硬掩模層的剩余部分。

在上述方法中，所述硬掩模層包括氮化物。

在上述方法中，在沉積所述介電層之前：使所述鰭凹進，從而形成第三溝槽，其中所述隔離層為所述第三溝槽的側壁；以及在所述第三溝槽中外延生長一個或多個半導體層，其中，所述鰭的所述上部包括所述一個或多個半導體層。

在上述方法中，還包括：用金屬柵極替代所述偽柵極。

根據本發明的另一實施例，還提供了一種形成半導體器件的方法，所述方法包括：蝕刻襯底以形成由鰭插入的第一溝槽；用隔離層填充所述第一溝槽在所述鰭和所述隔離層上方沉積介電層；蝕刻所述介電層，從而在所述介電層中形成位于所述半導體器件的溝道區域上方的第二溝槽，所述第二溝槽暴露所述隔離層；通過所述第二溝槽蝕刻所述隔離層，從而暴露所述鰭的位于所述半導體器件的所述溝道區域中的上部；在所述第二溝槽中形成位于所述隔離層上方的偽柵極，所述偽柵極接合所述鰭的所述上部；去除所述介電層；以及使位于所述半導體器件的源極/漏極區域中的所述隔離層凹進，而所述偽柵極覆蓋所述半導體器件的所述溝道區域。

在上述方法中，形成所述偽柵極包括：用多晶硅層填充所述第二溝槽；使位于所述第二溝槽中的所述多晶硅層凹進，從而使得所述多晶硅層的頂面位于所述介電層的頂面之下且位于所述隔離層的頂面之上；以及在位于所述第二溝槽中的所述多晶硅層上方形成硬掩模層，其中，所述偽柵極包括所述多晶硅層和所述硬掩模層。

在上述方法中，所述硬掩模層包括氮化物。

在上述方法中，還包括：在所述偽柵極的側壁上形成柵極間隔件。

在上述方法中，在去除所述介電層之后實施所述偽柵極的形成，并且其中，所述偽柵極的形成包括：在所述第二溝槽中和在所述隔離層上方沉積氮化物層；以及對所述氮化物層實施化學機械平坦化(CMP)工藝以暴露所述隔離層，其中，所述偽柵極包括所述氮化物層的剩余部分。

在上述方法中，還包括：用最終柵極替代所述偽柵極。

在上述方法中，還包括，在沉積所述介電層之前：使所述鰭凹進，從而形成第三溝槽，其中所述隔離層為所述第三溝槽的側壁；以及在所述第三溝槽中外延生長一個或多個半導體層，其中，所述鰭的所述上部包括所述一個或多個半導體層。

根據本發明的又一實施例，還提供了一種具有器件區域和非器件區域的半導體器件，所述器件區域包括用于晶體管的溝道區域和源極/漏極(S/D)區域，所述半導體器件包括：襯底；隔離層，位于所述襯底上方；鰭元件，位于所述器件區域中，其中，所述鰭元件從所述襯底垂直地延伸且穿過所述隔離層，以及在所述溝道區域和所述S/D區域中水平地延伸；以及柵極堆疊件，接合位于所述溝道區域中的所述鰭元件，其中，位于所述器件區域中的所述隔離層低于位于所述非器件區域中的所述隔離層。

在上述半導體器件中，位于所述S/D區域中的所述隔離層低于位于所述溝道區域中的所述隔離層。

在上述半導體器件中，還包括：另一鰭元件，位于所述器件區域中，中，所述另一鰭元件從所述襯底垂直地延伸且穿過所述隔離層，以及穿過所述溝道區域和所述S/D區域水平地延伸；以及另一柵極堆疊件，接合位于所述溝道區域中的所述另一鰭元件，其中：所述鰭元件和所述柵極堆疊件是P型晶體管的部分；所述另一鰭元件和所述另一柵極堆疊件是N型晶體管的部分；以及所述隔離層在用于所述P型晶體管的所述S/D區域中和在用于所述N型晶體管的所述S/D區域中具有不同的厚度。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下，在此他們可以做出多種變化、替代以及改變。