一種倒梯形頂柵結構鰭式場效應晶體管及其制備方法與流程

本發明屬于超大規模集成電路制造技術領域，涉及一種倒梯形頂柵結構鰭式場效應晶體管及其制備方法。

背景技術：

當半導體器件進入22nm技術代后，以鰭式場效應晶體管(FinFET)為代表的三維多柵器件(Multi-gate MOSFET,MuGFET)，以其出眾的抑制短溝效應能力，高集成密度，與傳統CMOS工藝兼容等優點，成為半導體器件的主流。理想的FinFET的Fin結構應該是標準的矩形或者正方形，然而由于尖角處的可靠性隱患以及工藝條件的限制，實際的FinFET的Fin不會是理想的形狀。如Intel在22nm技術結點，采用了一種上小下大的類三角形Fin，而在發布下一代14nm技術節點的FinFET時，其用作溝道的Fin結構采用一種尖角圓滑處理的近似矩形的形狀。

對三角形Fin來說，由于頂部Fin較薄，它具有較小的等效Fin厚度，柵控能力較強，因而有較小的泄漏電流，同時由于缺少頂柵且溝道截面積小，驅動電流也小。矩形Fin則相反，等效Fin厚度相對大，柵控能力較三角形Fin弱，泄漏電流大，但由于矩形Fin存在頂柵，而頂柵能夠為器件貢獻相當一部分的驅動電流，且矩形Fin的溝道截面積也較大，因此驅動電流會遠高于三角形Fin。

因此，在Intel 14nm的FinFET基礎上，亟需對Fin形貌進行優化研究，以獲得低泄露電流的同時保持驅動電流不明顯退化。

技術實現要素：

針對以上問題，本發明提供了一種倒梯形頂柵結構的鰭式場效應晶體管及其制備方法，以改善現有的公知技術。傳統矩形FinFET驅動電流的2/3都集中在Fin的上1/3處，如果能將原本上1/3處的矩形頂柵改為倒梯形頂柵，由于倒梯形柵結構的柵控能力位于三柵和圍柵之間，因此倒梯形頂柵FinFET對于Fin上1/3處的柵控能力必定大于矩形頂柵FinFET(三柵的柵控能力)，這使得倒梯形頂柵FinFET泄露電流會較傳統FinFET更小。另一方面，倒梯形頂柵FinFET的Fin上1/3處的溝道截面積并未明顯減小，因此，并不會帶來開態電流的嚴重退化。

本發明的一個目的在于提供一種倒梯形頂柵結構的鰭式場效應晶體管的制備方法。

本發明的倒梯形頂柵結構的鰭式場效應晶體管的制備方法，包括以下步驟：

A.提供一半導體襯底；

B.形成溝道區的掩膜圖形，掩膜線寬用于定義倒梯形Fin頂部的線寬；

B1.淀積一層介質材料作為掩膜層1；

B2.通過光刻技術定義倒梯形Fin頂部的線條寬度；

B3.利用光刻膠為掩蔽，各向異性刻蝕掩膜層1，形成矩形Fin掩膜，矩形Fin掩膜的線

寬即為倒梯形Fin頂部的線條寬度；

B4.去膠；

C.形成源區、漏區、矩形Fin以及器件隔離；

C1.淀積一層介質材料作為掩膜層2，掩膜層1被掩膜層2覆蓋，對掩膜層2進行平坦化；

C2.通過光刻技術定義源區和漏區；

C3.各向異性刻蝕掩膜層2和襯底材料，此時由于光刻膠的掩蔽作用，其下方的掩膜層2和襯底材料不會被刻蝕，形成器件的源區和漏區，而由于掩膜層1的掩蔽作用，其下方的襯底材料也不會被刻蝕，形成矩形Fin；

C4.去膠；

C5.形成器件之間的隔離；

D.形成倒梯形的Fin溝道區；

D1.采用TMAH(Tetramethyl Ammonium Hydroxide，四甲基氫氧化銨)腐蝕液，通過濕法腐蝕工藝削減掩膜層1下方的矩形Fin，由于TMAH具有晶向選擇性，對(111)晶面的腐蝕速率較慢，因此原本掩膜層1下方的矩形Fin會因為這種特殊的晶向選擇腐蝕而形成倒梯形的Fin頂部，腐蝕的時間決定了倒梯形Fin的下底線寬；

D2.去除掩膜層2；

E.源漏注入和制備柵電極；

E1.通過離子注入技術對源漏進行重摻雜，并激活退火；

E2.去除掩膜層1；

E3.形成一層柵電極層；

E5.通過光刻技術定義柵電極的圖形；

E6.以光刻膠為掩蔽，各向異性刻蝕柵電極層，形成跨過溝道區的柵線條和柵引出區，柵線條覆蓋在倒梯形Fin溝道區的頂部和側壁；

E7.去膠；

F.形成各端的金屬接觸；

F1.淀積層間介質；

F2.通過化學機械拋光實現平坦化；

F3.通過光刻技術定義源、漏、柵各端的接觸孔；

F4.各向異性刻蝕層間介質，露出柵引出區和源、漏區的上表面；

F5.去膠；

F6.在各接觸孔中填充金屬Metal 0；

F7.通過對金屬Metal 0進行化學機械平坦化，實現器件之間的導電層分離，達到器件隔離的效果；

G.后續按已公開的后端工藝完成器件集成。

進一步地，A中所述半導體襯底，包括體硅襯底，SOI襯底，體鍺襯底，GOI襯底等；

進一步地，C中所述器件隔離，對于體襯底(體硅、體鍺等)，可使用阱隔離加淺槽隔離(Shallow Trench Isolation，STI)；對于SOI、GOI等襯底，可僅使用淺槽隔離或島隔離；

進一步地，B、E中所述光刻為電子束光刻或193nm浸沒式光刻等能形成納米尺度線條的先進光刻技術；

進一步地，D中采用TMAH(Tetramethyl Ammonium Hydroxide，四甲基氫氧化銨)溶液進行所述的晶向選擇腐蝕時，TMAH溶液濃度為10～25％，優選25％；腐蝕溫度為35～60℃，優選40℃。

進一步地，步驟B、C、F中所述淀積可選ALD(Atomic Layer Deposition，原子層淀積)、LPCVD(Low Pressure Chemical Vapor Deposition，低壓化學氣相淀積)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等離子體增強化學氣相淀積)、ICPECVD(Inductively Coupled Plasma Enhance Chemical Vapor Deposition，電感耦合等離子體增強化學氣相淀積)或濺射等。

進一步地，C中所述的掩膜層2的介質材料，要求與掩膜層1不同，且其對掩膜層1的各項異性腐蝕速率大于5:1，保證在C3中各向異性刻蝕形成矩形Fin的時候，不損傷矩形Fin頂部的掩膜層1；

進一步地，E中退火方式采用快速熱退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、閃耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一種。

進一步地，E中所述形成的柵電極層，當襯底是硅基襯底時，可以是柵氧化層搭配多晶硅柵形成柵電極層，此時采用干氧氧化制備柵氧化層，采用LPCVD制備多晶硅柵；也可以是高K柵介質搭配金屬柵形成柵電極層，此時采用ALD制備高K柵介質，采用PVD制備金屬柵；襯底為鍺基襯底時，只能用高K柵介質搭配金屬柵形成柵電極層；

進一步地，B、C、E和F中各向異性刻蝕采用如反應離子刻蝕(Reactive Ion Etching，RIE)或電感耦合等離子體(Inductively Coupled Plasma，ICP)等。

進一步地，F中所述作為導電層的填充金屬Metal 0，要求具備低的電阻率以及通孔填充能力，可選擇W、Cu、Al、Ti、Pt及其復合金屬疊層。

進一步地，F中填充金屬采用蒸發、濺射、電鍍和化學氣相淀積(Chemical Vapor Deposition，CVD)中的一種。

本發明的另一個目的在于提供一種倒梯形頂柵結構鰭式場效應晶體管。

本發明的倒梯形頂柵結構鰭式場效應晶體管包括：半導體襯底、器件隔離、倒梯形Fin溝道區、源區、漏區、柵電極層、層間介質、接觸孔、Metal 0；其中，在半導體襯底上形成源區、漏區以及連接二者的倒梯形Fin溝道區和除此之外的器件隔離；在器件隔離的部分表面上形成柵電極層，柵電極層包括柵線條和柵引出區，柵線條覆蓋部分倒梯形Fin溝道區的兩個側壁和上表面，柵引出區連接柵線條；層間介質覆蓋源區、漏區、倒梯形Fin溝道區、柵電極層和除此之外的器件隔離；在層間介質中形成接觸孔，暴露出部分源區、漏區和柵引出區的上表面；在接觸孔中填充金屬Metal 0。

本發明的優點和積極效果如下：

1)本發明提出的倒梯形柵結構的柵控能力位于三柵和圍柵之間，因此倒梯形頂柵FinFET對于Fin上1/3處的柵控能力必定大于傳統的矩形頂柵FinFET(三柵的柵控能力)，這使得倒梯形頂柵FinFET泄露電流會較傳統FinFET更小；

2)倒梯形頂柵FinFET的Fin上1/3處的溝道截面積并未明顯減小，因此，并不會帶來開態電流的嚴重退化；

3)通過控制TMAH腐蝕液的腐蝕時間，可以控制倒梯形Fin的下底線寬，當倒梯形Fin的下底線寬越小時，雖然略微有開態電流的減小，但器件的短溝道效應控制能力越好，閾值電壓越大，越適合作為低功耗器件來應用；

4)本發明制備的器件源漏區是單晶有源島，具有較小的源漏串聯電阻，與傳統的使用抬升源漏結構的鰭型場效應晶體管相比，不需要外延工藝制備抬升源漏即可獲得較高的開態電流；

5)完全和與傳統集成電路制造技術相兼容，工藝簡單，成本代價小。

附圖說明

圖1-11為SOI襯底上制備N型倒梯形頂柵結構鰭式場效應晶體管的各關節工藝的示意圖。各圖中，(a)為俯視圖，(b)為(a)中沿A-A’的剖面圖，(c)為(a)中沿B-B’的剖面圖。

其中：

圖1在SOI襯底上淀積掩膜層1；

圖2形成掩膜層1的圖形，作為倒梯形Fin的掩膜；

圖3淀積掩膜層2，平坦化；

圖4光刻定義源漏區，各向異性刻蝕掩膜層2和單晶硅；

圖5 TMAH濕法腐蝕形成倒梯形的Fin溝道區；

圖6去除掩膜層2，并源漏注入，激活；

圖7去除掩膜層1，得到器件的源漏和連接源漏的倒梯形的Fin溝道；

圖8熱氧化形成柵氧化層；

圖9淀積多晶硅，離子注入調節多晶硅功函數，光刻并刻蝕形成多晶硅柵；

圖10淀積二氧化硅作為層間介質，平坦化；

圖11光刻并刻蝕形成各端接觸孔，填充金屬鎢，平坦化；

圖12為圖1～圖11的圖例。

具體實施方式

下面結合附圖和具體實例對本發明進行詳細說明。

根據下列步驟可以實現SOI襯底上制備N型倒梯形頂柵結構鰭式場效應晶體管：

1)在P型(100)SOI襯底上將利用HNA溶液將頂層硅膜減薄至250nm，LPCVD SiO₂100nm作為掩膜層1，如圖1所示；

2)通過電子束光刻定義長100nm，寬50nm溝道區掩膜圖形，即倒梯形Fin頂部的線條寬度為50nm，利用光刻膠為掩蔽，ICP刻蝕掩膜層1，形成矩形Fin掩膜，矩形Fin掩膜的線寬50nm即為倒梯形Fin頂部的線條寬度；去膠，如圖2所示；

3)LPCVD 300nm氮化硅作為掩膜層2，掩膜層1被掩膜層2覆蓋，對掩膜層2進行平坦化，如圖3所示；

4)通過光刻技術定義源區和漏區，ICP刻蝕掩膜層2和單晶硅，此時由于光刻膠的掩蔽作用，其下方的掩膜層2和單晶硅不會被刻蝕，形成器件的源區和漏區，而由于掩膜層1的掩蔽作用，其下方的單晶硅也不會被刻蝕，形成矩形Fin，去膠，器件之間由于埋氧化層的存在實現島隔離，如圖4所示；

5)采用TMAH腐蝕液濕法腐蝕削減掩膜層1下方的矩形Fin 1min，由于TMAH具有晶向選擇性，對(111)晶面的腐蝕速率較慢，因此原本掩膜層1下方的矩形Fin會因為這種特殊的晶向選擇腐蝕而形成倒梯形的Fin頂部，1min的腐蝕時間得到倒梯形Fin的下底線寬為20nm，如圖5所示；

6)利用濃磷酸溶液去除氮化硅掩膜層2，腐蝕溫度為170℃，As⁺注入對源漏進行重摻雜，分三次注入，注入能量分別為30KeV，45KeV，65KeV，注入劑量5E15cm^-2，并通過RTA退火1000℃，10s，激活雜質同時使源漏雜質擴散進入源漏延伸區，如圖6所示；

7)利用HF：H₂O＝1:40溶液大面積去除氧化硅掩膜層1，漂洗時間200s，露出源區、漏區以及連接兩者的倒梯形Fin溝道區，如圖7所示；

8)干氧氧化形成柵氧化層2nm，如圖8所示；

9)LPCVD 250nm多晶硅，As⁺注入調節多晶硅功函數，注入能量50KeV，注入劑量1E15cm^-2，通過電子束光刻定義柵線條，以光刻膠為掩蔽，ICP刻蝕多晶硅250nm，去膠，形成跨過溝道區的柵線條和柵引出區，柵線條寬度為22nm，即器件的柵長為22nm，如圖9所示；

10)通過PECVD淀積400nm SiO₂作為層間介質，并通過化學機械拋光實現平坦化，如圖10所示；

11)通過光刻、ICP刻蝕形成器件柵、源、漏各端的接觸孔，去膠；

12)濺射500nm金屬鎢，器件柵、源、漏各端的接觸孔被金屬鎢填充；

13)通過對金屬鎢進行化學機械拋光，實現器件之間的導電層分離，達到器件隔離的效果，如圖11所示；

14)后續按已公開的后端工藝完成器件集成。

本發明實施例并非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。