集成電路結構及其形成方法與流程
本發明的實施例涉及集成電路結構及其形成方法。
背景技術：
在半導體晶圓上形成諸如晶體管的集成電路器件。該器件通過金屬線和通孔互連以形成功能電路，其中，在后段制程工藝中形成金屬線和通孔。為了減小金屬線和通孔的寄生電容，在低k介電層中形成金屬線和通孔。
在低k介電層中的金屬線和通孔的形成中，首先蝕刻低k介電層以形成溝槽和通孔開口。低k介電層的蝕刻可以涉及在低k介電材料上方形成圖案化的硬掩模，并且使用圖案化的硬掩模作為蝕刻掩模以形成溝槽。同樣形成與溝槽基本對準的通孔開口。之后，用可以包括銅的金屬化材料填充溝槽和通孔開口。之后，實施化學機械拋光(cmp)以去除低k介電層上方的金屬化材料的過量部分。金屬化材料的剩余部分是金屬線或通孔。
傳統的通孔可能遭受變形，尤其當金屬線和通孔的寬度非常小時。例如，略低于通孔與上面的金屬線連接的位置的通孔的上部可能遭受扭結，這部分將比位于相應的通孔的上面和下面部分更窄。
技術實現要素：
本發明的實施例提供了一種集成電路結構，包括：第一低k介電層，具有第一k值；第二低k介電層，位于所述第一低k介電層上面，具有小于所述第一k值的第二k值；以及雙鑲嵌結構，包括：通孔，具有位于所述第一低k介電層中的部分；和金屬線，位于所述通孔上方并且連接至所述通孔，其中，所述金屬線包括位于所述第二低k介電層中的部分。
本發明的另一實施例提供了一種集成電路結構，包括：第一低k介電層，具有第一k值；過渡層，位于所述第一低k介電層上面并且接觸所述第一低k介電層，其中，所述過渡層具有低于所述第一k值的第二k值；第二低k介電層，位于所述過渡層上面并且接觸所述過渡層，其中，所述第二低k介電層具有低于所述第二k值的第三k值；以及雙鑲嵌結構，包括：通孔，包括位于所述第一低k介電層中的第一部分；和金屬線，位于所述通孔上方并且連接至所述通孔，其中，所述金屬線從所述第二低k介電層的頂面延伸至底面。
本發明的又一實施例提供了一種形成集成電路結構的方法，包括：沉積具有第一k值的第一低k介電層；沉積位于所述第一低k介電層上面并且接觸所述第一低k介電層的過渡層，其中，所述過渡層具有低于所述第一k值的第二k值；沉積位于所述過渡層上面并且接觸所述過渡層的第二低k介電層，其中，所述第二低k介電層具有低于所述第二k值的第三k值；實施第一蝕刻步驟以蝕刻所述第二低k介電層直至暴露所述過渡層以形成溝槽；實施第二蝕刻步驟以在所述溝槽下面形成連接至所述溝槽的通孔開口，其中，蝕刻所述第一低k介電層；以及填充所述溝槽和所述通孔開口以在所述溝槽中形成金屬線和在所述通孔開口中形成通孔。
附圖說明
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
圖1至圖11示出了根據一些實施例的互連結構的形成中的中間階段的截面圖。
圖12示出了根據一些實施例的用于形成互連結構的工藝流程。
圖13示出了根據一些實施例的位于互連結構下面的finfet。
具體實施方式
以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。此外，本發明可在各個實施例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。
根據各個示例性實施例提供了集成電路的互連結構及其形成方法。示出了形成互連結構的中間階段。討論了變化的實施例。貫穿各個視圖和各個實施例，相同的標號可以用于指定相同的元件。
圖1至圖11示出了根據一些實施例的集成電路的互連結構的形成中的中間階段的截面圖。在圖1至圖11中所示的步驟也在圖12中的工藝流程200中示出。
圖1示出了晶圓100，該晶圓100包括半導體襯底20和在半導體襯底20上方形成的部件。根據本發明的一些實施例，半導體襯底20包括晶體硅、晶體鍺、硅鍺、諸如gaasp、alinas、algaas、gainas、gainp、gainasp的iii-v化合物半導體等。半導體襯底20也可以是塊狀硅襯底或絕緣體上硅(soi)襯底。
根據本發明的一些實施例，晶圓100用于形成器件管芯。在這些實施例中，在半導體襯底20的頂面上形成集成電路器件22。示例性集成電路器件22可以包括互補金屬氧化物半導體(cmos)晶體管、電阻器、電容器、二極管等。集成電路器件22的細節不在此處示出。根據可選實施例，晶圓100用于形成插入器。在這些實施例中，沒有在襯底20上形成諸如晶體管和二極管的有源器件。在晶圓100中可能(或可能未)形成有諸如電容器、電阻器、電感器等的無源器件。襯底200也可以是實施例中的介電襯底，其中，晶圓100是插入式晶圓。此外，可以形成貫通孔(未示出)以穿透襯底20以互連襯底20的相對側上的組件。
層間電介質(ild)24形成在半導體襯底20上方并且填充集成電路器件22中的晶體管的柵極堆疊件(未示出)之間的間隔。根據一些示例性實施例，ild24包括磷硅酸鹽玻璃(psg)、硼硅酸鹽玻璃(bsg)、硼摻雜的磷硅酸鹽玻璃(bpsg)、氟摻雜的硅酸鹽玻璃(fsg)、正硅酸乙酯(teos)等。可以使用旋涂、可流動化學汽相沉積(fcvd)等形成ild24。根據本發明的可選實施例，使用諸如等離子體增強化學汽相沉積(pecvd)、低壓化學汽相沉積(lpcvd)等的沉積方法形成ild24。
同樣如圖1所示，如果有的話，在ild24和集成電路器件22上方形成蝕刻停止層26。蝕刻停止層26可以包括碳化硅、氮化硅、氮氧化硅、碳氮化硅等。蝕刻停止層26由相對于上面的介電層30具有高蝕刻選擇性的材料形成，并且因此蝕刻停止層26可以用于停止介電層30的蝕刻。
接觸插塞28形成在ild24中并且用于電連接至集成電路器件22。例如，接觸插塞28可以包括連接至集成電路器件22中的晶體管的柵電極(未示出)的柵極接觸插塞以及電連接至晶體管的源極/漏極區域的源極/漏極接觸插塞。根據本發明的一些實施例，接觸插塞28由從鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、它們的合金和/或它們的多層中選擇的材料形成。接觸插塞28的形成可以包括蝕刻ild24以形成接觸開口、將導電材料填充至接觸開口直至導電材料填充整個接觸開口，并且實施平坦化(諸如化學機械拋光(cmp))以使接觸插塞28的頂面與ild24的頂面水平。
在圖1中還示出了介電層30，該介電層30在下文中有時稱為金屬間介電(imd)層30。根據本發明的一些實施例，介電層30由具有低于約3.0、約2.5或甚至更低的介電常數(k值)的低k介電材料形成。介電層30可以包括blackdiamond(應用材料公司的注冊商標)、含氧和/或含碳低k介電材料、氫倍半硅氧烷(hsq)、甲基倍半硅氧烷(msq)等。
在imd30中形成導線32。根據一些實施例，導線32包括擴散阻擋層34和位于擴散阻擋層34上方的含銅材料36。擴散阻擋層34可以包括鈦、氮化鈦、鉭、氮化鉭等，并且具有防止含銅材料36中的銅擴散至imd30的功能。導線32在下文中稱作金屬線32。
根據本發明的一些實施例，在金屬線32上方形成金屬蓋38。貫穿描述，金屬蓋38也可以被視為部分金屬線32。在一些實施例中，金屬蓋38包括鈷(co)、cowp、cob、鎢(w)、鉭(ta)、鎳(ni)、鉬(mo)、鈦(ti)、鐵(fe)或它們的合金。在晶圓100浸在鍍溶液期間，可以選擇性地使用電化學鍍(ecp)或化學鍍形成金屬蓋38。根據本發明的可選實施例，在金屬線32和介電層30上毯狀形成金屬蓋38，隨后通過蝕刻工藝去除不期望的部分。圖1示出了位于底金屬層中的金屬線32，底金屬層是直接位于接觸插塞28上方的金屬層。示出的金屬線32也可以代表位于底金屬層上方的任何金屬層中的金屬線。
圖2至圖9示出了根據本發明的一些實施例的雙鑲嵌工藝中的中間階段的截面圖。參照圖2，形成蝕刻停止層40和低k介電層42、44和48。根據一些實施例，由碳化硅、氮化硅、氮氧化硅、碳氮化硅等形成蝕刻停止層40。蝕刻停止層40與金屬蓋38和介電層30接觸。
在蝕刻停止層40上方形成低k介電層42。相應的步驟示出為圖12中示出的工藝流程中的步驟202。低k介電層42可以由從用于形成介電層30的相同的候選材料中選擇的材料形成。例如，低k介電層42可以由含氧和/或含碳的介電材料、blackdiamond、hsq、msq等形成。根據一些示例性實施例，sico形成了低k介電層42。低k介電層42的示例性組分具有介于約40％和約50％之間的氧原子百分比、介于約10％和約20％之間的碳原子百分比以及介于約30％和約40％之間的硅原子百分比。
低k介電層42也可以具有介于約2.8和約3.5之間的低介電常數(低k值)。低k介電層42的厚度t1可以介于約
過渡低k介電層44形成在低k介電層42的頂面上方并且接觸低k介電層42的頂面。相應的步驟示出為圖12中示出的工藝流程中的步驟204。過渡低k介電層44的k值低于低k介電層42的k值。低k介電層44的k值低于低k介電層42的k值的差δk大于約0.1或高于約0.2。k值差δk可以介于約0.1和約0.8之間的范圍。根據本發明的一些實施例，低k介電層44的k值介于約2.6和約2.8之間。
低k介電層44可以由從用于形成低k介電層42的相同的候選材料中選擇的材料形成。例如，低k介電層42可以由含氧和/或含碳的介電材料、blackdiamond、hsq、msq等形成。根據一些示例性實施例，sico形成了低k介電層44。低k介電層44的示例性組分具有介于約40％和約50％之間的氧原子百分比、介于約10％和約16％之間的碳原子百分比以及介于約30％和約40％之間的硅原子百分比。根據本發明的一些實施例，低k介電層44的厚度t2介于約
低k介電層48形成在過渡低k介電層44的頂面上方并且接觸低k介電層44的頂面。相應的步驟示出為圖12中示出的工藝流程中的步驟206。過渡低k介電層48的k值進一步低于低k介電層44的k值。低k介電層48的k值低于低k介電層44的k值的差δk’大于約0.1。k值差δk’可以介于約0.1和約0.3之間的范圍。根據本發明的一些實施例，低k介電層48的k值介于約2.4和約2.6之間。
低k介電層48可以由從用于形成低k介電層44的相同的候選材料中選擇的材料形成。例如，低k介電層48可以由含氧和/或含碳的介電材料、blackdiamond、hsq、msq等形成。根據一些示例性實施例，sico形成了低k介電層48。低k介電層48的示例性組分具有介于約40％和約50％之間的氧原子百分比、介于約10％和約15％之間的碳原子百分比以及介于約35％和約45％之間的硅原子百分比。根據本發明的一些實施例，低k介電層48的厚度t3介于約
低k介電層42、44和48具有越來越低的k值。層42和44的組合也稱為層46，層46具有比低k介電層48更高的k值。低k介電層42、44和48越來越多孔，其中，低k介電層44比低k介電層42更多孔，并且低k介電層48比低k介電層44更多孔。其中，低k介電層44具有介于低k介電層42和48的k值和密度之間的k值和密度，低k介電層44稱為過渡層。使層44比層48更致密具有減小通孔中變形的效果，這將在隨后的段落中討論。兩個k值的差δk’(低k介電層48和低k介電層44的k值之間)和介電層44的厚度t2影響減小通孔變形的效果。例如，k值的差δk’和厚度t2需要足夠大從而可以消除通孔開口58(圖7)和相應的通孔64(圖11)中的變形82。如果k值的差δk’或厚度t2的一個太小，則減小通孔變形的效果犧牲或消失。
根據一些示例性實施例，整個低k介電層44具有均勻或基本均勻的k值(例如，具有小于約0.05的改變)。在低k介電層44和低k介電層42之間的界面處，存在k值的突變。在低k介電層44和低k介電層48之間的界面處，存在k值的突變。根據可選實施例，低k介電層44具有漸變值，其中，低k介電層44的上部比相應的下部具有越來越低的k值。低k介電層44的k值也可以是分段的以包括多個子層，其中，每個子層均具有均勻的k值。上部子層具有比相應的下部子層更低的k值。根據這些實施例，低k介電層44和低k介電層42之間的界面處可以有或可以沒有k值的突變。低k介電層44和低k介電層48之間的界面處可以有或可以沒有k值的突變。低k介電層44中的改變也可以是連續的，在低k介電層44的相鄰的部分之間沒有k值和密度的突變。
根據本發明的一些實施例，每個低k介電層42、44和48的形成均包括沉積含致孔劑的介電基材料(諸如sioc)和致孔劑。低k介電層42、44和48的形成可以在相同的工藝室中實施，其中，用于形成層42、44和48的基材料的前體可以彼此類似。例如，層42、44和48的形成可以使用相同的前體，并且用于形成層42的工藝可以在沒有打破相應室的真空的情況下，通過調整前體的量(諸如流量)過渡至層44(和48)的形成。層42、44和48可以具有相同的元素(諸如si、o和c)，并且元素的百分比可以彼此基本相等(例如，相應值的差小于約5％)。然而，形成低k介電層44時引入的致孔劑多于形成低k介電層42時引入的致孔劑，并且形成低k介電層48時引入的致孔劑進一步多于形成低k介電層44時引入的致孔劑。為了獲得過渡層44中連續改變的k值和孔隙率，可以隨著層44的沉積的進行連續地調整前體。
通過驅趕層42、44和48中的致孔劑，剩余的低k介電層42、44和48變成多孔的并且具有低k值。可以在相同的熱固化工藝中驅趕低k介電層42、44和48中的致孔劑。可選地，每個層42、44和48的形成之后進行固化工藝以用于驅趕致孔劑。在產生的結構中，除了孔隙率不同之外(其中，層48具有最高的孔隙率，并且層42具有最低的孔隙率)，層42、44和48的組分彼此本質相同(或彼此略不同)。
根據一些實施例，而不是形成具有不同k值的低k介電層42和過渡層44，形成了單個低k介電層46，其中，在形成層42和46的相同位置處形成單個低k介電層46。低k介電層46是均質材料，具有均勻的k值并且具有均勻的組分。或者說，這個實施例可以被視為消除過渡層44，并且低k介電層42接觸上面的低k介電層48。整個低k介電層46可以具有與先前實施例中的層42相同的性質。例如，低k介電層46的示例性組分可以包括介于約40％和約50％之間的氧原子百分比、介于約10％和約20％之間的碳原子百分比以及介于約30％和約40％之間的硅原子百分比。這些實施例中的低k介電層46也可以具有介于約2.8和約3.5之間的低k值。
參照圖3，光刻膠50施加在低k介電層48上方，并且在光刻工藝中圖案化。相應的步驟示出為圖12中示出的工藝流程中的步驟208。下一步，如圖4所示，使用圖案化的光刻膠50作為蝕刻掩模，蝕刻低k介電層48，并且因此形成了溝槽52a和52b。相應的步驟示出為圖12中示出的工藝流程中的步驟210。根據一些實施例，使用時間模式實施蝕刻，從而控制蝕刻停止在低k介電層44的頂面上。
根據本發明的一些實施例，溝槽52a和52b停止在低k介電層44的頂面上。根據可選實施例，溝槽52a和52b延伸至低k介電層44，并且停止在低k介電層44的頂面和底面之間的中間水平。根據本發明的又一可選實施例，溝槽52a和52b穿透低k介電層44，并且停止在低k介電層42的頂面或延伸至低k介電層42。根據各個實施例，虛線54示意性地示出了溝槽52a和52b的底面的位置。在蝕刻之后，去除光刻膠50。
參照圖5，光刻膠56施加在低k介電層48上方并且延伸至溝槽52a和52b。在光刻工藝中圖案化光刻膠56。相應的步驟示出為圖12中示出的工藝流程中的步驟212。下一步，如圖6所示，使用圖案化的光刻膠56作為蝕刻掩模，蝕刻低k介電層44和42，并且因此形成通孔開口58。相應的步驟示出為圖12中示出的工藝流程中的步驟214。之后，蝕刻蝕刻停止層40，暴露諸如金屬蓋38的下面的導電材料。在隨后的步驟中，例如，在灰化步驟中，去除光刻膠56，產生了如圖7所示的結構。
圖8和圖9示出了通孔64和導線66(包括66a和66b)的形成。相應的步驟示出為圖12中示出的工藝流程中的步驟216。參照圖8，沉積擴散阻擋層60，并且在擴散阻擋層60上方形成含銅材料62。擴散阻擋層60可以包括鈦、氮化鈦、鉭、氮化鉭等。含銅材料62可以包括銅或銅合金。
在隨后的步驟中，如圖9所示，實施諸如cmp的平坦化以去除擴散阻擋層60和含銅材料62的過量部分。擴散阻擋層60和含銅材料62的剩余部分形成了通孔64和金屬線66a和66b。金屬線66a和66b的底面可以處于多個可能的水平的一個，例如，基本與過渡低k介電層44的頂面齊平。可選地，如虛線54所示，金屬線66a和66b的底面可以在過渡低k介電層44的頂面和底面之間、處于低k介電層42的頂面或延伸至低k介電層42。
圖10和圖11示出了位于低k介電層48上方的額外的低k介電層、金屬線和通孔的形成。相應的步驟示出為圖12中示出的工藝流程中的步驟218。例如，如圖10所示，沉積蝕刻停止層68，隨后是低k介電層70、72(或層74)和76的形成。層68、70、72和76的材料、性質和形成工藝可以分別與層40、42、44和48本質上相同，并且因此不在此處重復細節。在隨后的步驟中，如圖11所示，分別類似于通孔64和金屬線66的形成，形成通孔78和金屬線80.
根據一些實施例，在致密低k介電層70和更多孔的低k介電層76之間形成過渡層的低k介電層72。根據可選實施例，沒有形成低k介電層72，并且多孔低k介電層76直接接觸致密低k介電層70。
根據本發明的一些實施例，可以在各個類型的器件上方形成雙鑲嵌結構，并且該雙鑲嵌結構電連接至各個類型的器件，各個類型的器件包括但是不限于平面場效應晶體管(fet)、鰭式場效應晶體管(finfet)、電阻器、電容器等。例如，圖13示出了示出介電層46的截面圖，其中，通孔64的位置為形成在finfet94(如圖11所示的部分集成電路器件22)上方。
根據本發明的一些實施例，finfet78包括半導體鰭81、柵極電介質83和柵電極84。半導體鰭81位于鄰近的淺溝槽隔離(sti)區域92的頂面上方。sti區域92也可以包括形成具有示出的部分的環的一些部分(未示出)。未示出的部分與示出的部分不在相同的平面，并且由于它們與半導體鰭81的示出的部分不在相同的平面，因此未示出。
柵極電介質83和柵電極84位于柵極電介質83和柵電極84的中間部分的側壁和頂面上。源極和漏極區域86位于柵極電介質83和柵電極84的相對側上。源極/漏極硅化物區域88位于源極和漏極區域86的表面上。接觸插塞28形成為連接至源極/漏極硅化物區域88，并且電連接至柵電極84。
本發明的實施例具有一些優勢特性。通過形成比上面的更多孔的低k介電層更致密的致密低k層，消除或減小了通孔的變形。例如，圖7示出了示例性變形，其中，當變形發生時，線82代表了通孔開口58的側壁。可以看出，當變形發生時，通孔開口的上部可以比上面的部分和下面的部分更窄。該變形產生擴散阻擋層(諸如圖8中的60)的形成中的困難，并且難以形成具有均勻厚度的擴散阻擋層。實驗表明，通過形成位于更多孔的低k介電層下面的致密低k介電層，并且通過允許部分通孔很可能具有位于致密低k介電層的頂部的變形，可以消除或至少減小該變形。
根據本發明的一些實施例，集成電路結構包括具有第一k值的第一低k介電層以及具有低于第一k值的第二k值的第二低k介電層。第二低k介電層位于第一低k介電層上面。雙鑲嵌結構包括具有位于第一低k介電層中的部分的通孔，以及位于通孔上方并且連接至通孔的金屬線。該金屬線包括位于第二低k介電層中的部分。
在上述集成電路結構中，還包括位于所述第一低k介電層上面和位于所述第二低k介電層下面的過渡層，其中，所述過渡層具有低于所述第一k值并且高于所述第二k值的第三k值。
在上述集成電路結構中，還包括位于所述第一低k介電層上面和位于所述第二低k介電層下面的過渡層，其中，所述過渡層具有低于所述第一k值并且高于所述第二k值的第三k值，其中，所述金屬線具有與所述過渡層的頂面齊平的底面。
在上述集成電路結構中，還包括位于所述第一低k介電層上面和位于所述第二低k介電層下面的過渡層，其中，所述過渡層具有低于所述第一k值并且高于所述第二k值的第三k值，其中，所述金屬線具有處于所述過渡層的的頂面和底面之間的中間水平的底面。
在上述集成電路結構中，還包括位于所述第一低k介電層上面和位于所述第二低k介電層下面的過渡層，其中，所述過渡層具有低于所述第一k值并且高于所述第二k值的第三k值，其中，所述過渡層具有漸變的k值，其中，上部具有比相應的下部更低的k值。
在上述集成電路結構中，還包括位于所述第一低k介電層上面和位于所述第二低k介電層下面的過渡層，其中，所述過渡層具有低于所述第一k值并且高于所述第二k值的第三k值，其中，所述第二k值和所述第三k值之間的差高于0.1。
在上述集成電路結構中，其中，所述第一k值和所述第二k值之間的差高于0.1。
在上述集成電路結構中，其中，所述金屬線具有與所述第一低k介電層的頂面齊平的底面。
在上述集成電路結構中，其中，所述第一低k介電層和所述第二低k介電層的每個均具有均勻的k值。
根據本發明的一些實施例，集成電路結構包括具有第一k值的第一低k介電層、位于第一低k介電層上面并且接觸第一低k介電層的過渡層以及位于過渡層上面并且接觸過渡層的第二低k介電層。該過渡層具有低于第一k值的第二k值。第二低k介電層具有低于第二k值的第三k值。雙鑲嵌結構包括具有位于第一低k介電層中的部分的通孔以及位于通孔上方并且連接至通孔的金屬線，其中，該金屬線從第二低k介電層的頂面延伸至底面。
在上述集成電路結構中，其中，所述通孔還包括位于所述過渡層中的第二部分。
在上述集成電路結構中，其中，所述通孔還包括位于所述過渡層中的第二部分，所述通孔穿透所述過渡層。
在上述集成電路結構中，其中，所述金屬線還包括位于所述過渡層中的第二部分。
在上述集成電路結構中，其中，所述金屬線還包括位于所述過渡層中的第二部分，所述金屬線穿透所述過渡層。
在上述集成電路結構中，其中，所述第一低k介電層、所述過渡層和所述第二低k介電層包括相同的元素，并且所述第一低k介電層、所述過渡層和所述第二低k介電層中的所述元素的百分比彼此相等。
在上述集成電路結構中，其中，所述第一低k介電層、所述過渡層和所述第二低k介電層包括相同的元素，并且所述第一低k介電層、所述過渡層和所述第二低k介電層中的所述元素的百分比彼此相等，所述第一低k介電層具有第一孔隙率，所述過渡層具有高于所述第一孔隙率的第二孔隙率，并且所述第二低k介電層具有高于所述第二孔隙率的第三孔隙率。根據本發明的一些實施例，方法包括沉積具有第一k值的第一低k介電層，沉積位于第一低k介電層上面并且接觸第一低k介電層的過渡層，以及沉積位于過渡層上面并且接觸過渡層的第二低k介電層。該過渡層具有低于第一k值的第二k值。第二低k介電層具有低于第二k值的第三k值。該方法還包括實施第一蝕刻步驟以蝕刻第二低k介電層直至暴露過渡層以形成溝槽，實施第二蝕刻步驟以形成位于溝槽下面并且連接至溝槽的通孔開口，其中，蝕刻第一低k介電層，并且填充溝槽和通孔開口以在溝槽中形成金屬線和在通孔開口中形成通孔。
在上述方法中，其中，所述第一蝕刻步驟停止在所述過渡層的頂面上。
在上述方法中，其中，用相同類型的前體，用彼此不同的致孔劑的量實施沉積所述第一低k介電層、所述過渡層和所述第二低k介電層。
在上述方法中，其中，所述過渡層的所述第二k值高于所述第二低k介電層的所述第三k值的差大于0.1。
上面概述了若干實施例的特征，使得本領域人員可以更好地理解本發明的方面。本領域人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本人所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
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